JPH0316647B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は主にCPUにマイクロプロセツサーを
用いた家庭用・産業用の各種制御機器の一時的あ
るいは偶発的なCPUの暴走を防ぐためのリセツ
ト回路を含む制御装置に関する。

従来例の構成とその問題点 近年、マイクロコンピユータを利用した各種の
制御機器が増えており、その機器の長期信頼性が
必要となつてきている。

以下、従来の各種制御機器について図面を参照
しながら説明する。

第１図は従来の制御機器の一実施例を示すブロ
ツク図である。

第１図において、演算処理装置１（以下、
CPUの称す）は、リードオンリーメモリ２（以
下、ROMと称す）あるいはランダムアクセスメ
モリ３（以下、RAMと称す）に記憶されている
プログラム・データと、必要時にはインターフエ
イス４を通じて外部機器とのデータの授受を行な
い、目的の制御を行なう。

しかしながら、第１図の構成では、一時的な電
源変動とか外部からの雑音・ノイズにより目的以
外の動作・処理（暴走）を行なう場合がある。そ
の際、第１図の構成では電源を切断して再度投入
するか、もしくは操作者がリセツトスイツチによ
り手動でリセツトを行なう以外に方法がないとい
う欠点がある。

発明の目的 本発明は、前述した様にCPUを用いた各種制
御機器において目的以外の動作や処理（暴走）が
発生した場合に、自動的にCPUをリセツトして
CPUを正常動作に復帰させることのできる自動
リセツト回路内蔵制御装置を提供することを目的
とするものである。

発明の構成 本発明による制御装置は、各種の演算処理を行
なうCPUを含む演算処理装置と、CPUが演算処
理を行なうプログラム・データを記憶するメモリ
ーと、外部装置あるいは外部回路と接続するため
のインターフエイスと、CPUが目的以外の動
作・処理を実行しようとした場合にCPUを再度
正常に戻すための自動リセツト回路であるCPU
初期化回路とから構成され、上記自動リセツト回
路より定期的な矩形波をCPUに与えてCPUの動
作を監視し、CPUの異常状態においては上記パ
ルスに基くリセツト解除パルスが出力されなくな
ることにより、それを検出してCPUに対しリセ
ツトをかけるようにしたものであり、機器の信頼
性を高めることができる。

実施例の説明 以下本発明の実施例について図面を参照しなが
ら説明する。

第２図は本発明の一実施例における構成を示す
ブロツク図で、第３図は暴走を防ぐ方法を示すタ
イミング図で、第４図は第３図の動作を実現する
ため一実施例の回路図である。

まず、第２図により本発明の一実施例の構成を
説明する。

CPU１は、ROM２あるいはRAM３に記憶さ
れているプログラム・データと、必要時にはイン
ターフエイス４を通じて外部機器あるいは外部回
路とのデータの授受を行ない、目的の動作・処理
を行なう。そして自動リセツト回路５はCPU１
が外部要因により目的の動作・処理を実行しなく
なつた場合、CPU１を再度正常に戻すためのリ
セツト回路である。

第３図において、自動リセツト回路５では定期
的なパルス６を第２図のCPU１に与え、CPU１
はそのパルス６のレベルが“１”か“０”かを判
断し（実施例では“１”を認識）、“０”→“１”
に変化する点６ａを検出し、自動リセツト解除パ
ルス７を発生させる。自動リセツト解除パルス７
を発生させることは、CPU１が目的の動作・処
理を行なつていることであり、CPU１が正常に
動作している限り永久にこの自動リセツト解除パ
ルス７を発生させる。

もし、その動作の過程で異常が発生したなら
ば、CPU１は自動リセツト解除パルス７を発し
なくなり、本来パルス６の立ち上がり６ａで変化
するパルス８は自動リセツト解除パルス７により
再びプリセツトされるものが、プリセツトされな
くなり、レベル６ｂと８ａの負論理のAND条件
によりパルス９の様にレベルが変化し、リセツト
パルス９ａがCPU１に加えられてCPU１が初期
化される。それらの一連の流れを示したものが１
０で、１０ａが正常な時、１０ｂがCPU１が暴
走した時、１０ｃがCPU１をリセツトした時を
示している。

第４図に第３図のタイミング図で示される動作
を実現するための一実施例である回路例を示す。
回路はラツチ１１、NORゲート１２、インバー
ター（オープンコレクタ形）１３で構成され、通
常はラツチ１１のクロツク入力１４に定期的にパ
ルス６が入力される。CPU１はパルス６を検知
し、ラツチ１１のプリセツト入力１５をリセツト
解除パルス７でアクセスすることによつてハード
ウエアリセツトがかかるのを解除する。

CPU１が正常に動作している時は、パルス６
によりラツチ１１の出力１６が一時的に低レベル
になつてもリセツト解除パルス７で解除され、リ
セツトはかからない。しかし、CPU１が何らか
の原因で正常の動作をしなくなつた場合には、ラ
ツチ１１の出力１６は低レベルを保つたまま８ａ
の状態となり、NORゲートによりパルス６の低
レベル期間６ｂと負論理AND条件となつて、イ
ンバータ（オープンコレクタ形）１３によりリセ
ツトパルス９ａが加えられCPU１はリセツトさ
れて初期化される。

発明の効果 このように、CPUを用いた制御装置の環境は
様々であり、一時的な電圧変動やノイズで万一
CPUが暴走して重要な機器やデータを破損した
場合には大きな問題となるが、本発明の自動リセ
ツト回路を内蔵していれば、そのような暴走時に
は自動的にCPUをリセツトして初期状態に戻す
ことができるので、被害を最小限にとどめること
が可能である。更に、この装置には、コンデンサ
ー等の温度変化の大きい素子が用いられていない
ため、使用温度範囲が広いという利点も有する。

【図面の簡単な説明】

第１図は従来例の制御機器の一実施例の構成を
示すブロツク図、第２図は本発明の一実施例にお
ける自動リセツト回路内蔵制御装置のブロツク
図、第３図は同制御装置の動作を示すタイミング
図、第４図は同制御装置の一実施例である自動リ
セツト回路の具体回路図である。 １……演算処理装置（CPU）、２……リードオ
ンリーメモリー（ROM）、３……ランダムアク
セスメモリー（RAM）、４……外部機器とのイ
ンターフエイス、５……自動リセツト回路、１１
……ラツチ、１２……NORゲート、１３……イ
ンバータ。

Claims (1)

【特許請求の範囲】
1. １ 各種の演算処理を行なうCPUを含む演算処
   理装置と、上記CPUが演算処理を行なうプログ
   ラム・データを記憶するメモリーと、外部装置あ
   るいは外部回路と接続するためのインターフエイ
   スと、上記CPUが目的以外の動作・処理を実行
   しようとした場合にCPUを再度正常に戻すため
   の自動リセツト回路であるCPU初期化回路とを
   有し、上記自動リセツト回路は、ラツチ１１と、
   NORゲート１２、およびインバータ１３で構成
   され、上記ラツチ１１のクロツク入力１４に入力
   される定期的パルス６を上記CPUにより検知し
   て、自動リセツト解除パルス７で上記ラツチ１１
   のプリセツト入力１５をアクセスし、上記ラツチ
   １１の出力信号と、上記定期的パルス６が上記
   NORゲート１２の各入力端子より入力され、上
   記NORゲート出力端子が、上記インバータ１３
   の入力端子に接続構成された負論理AND条件に
   おいてリセツトパルスが出力されるようにするこ
   とによつて、上記CPUは正常状態においては上
   記パルスに基いて自動リセツト解除パルスを発し
   異常状態においては上記自動リセツト解除パルス
   の出力を停止し、この自動リセツト解除パルスの
   出力の変化を上記自動リセツト回路にて検出し、
   上記インバータ３から上記負論理AND条件にお
   いて出力されるリセツトパルスにより、上記
   CPUをリセツトすることを特徴とする負論理
   AND条件回路を備えた自動リセツト回路内蔵制
   御装置。