JPH03256123A - データ記憶装置および方法 - Google Patents
データ記憶装置および方法Info
- Publication number
- JPH03256123A JPH03256123A JP5547890A JP5547890A JPH03256123A JP H03256123 A JPH03256123 A JP H03256123A JP 5547890 A JP5547890 A JP 5547890A JP 5547890 A JP5547890 A JP 5547890A JP H03256123 A JPH03256123 A JP H03256123A
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- JP
- Japan
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- signal
- circuit
- control information
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- 238000000034 method Methods 0.000 title claims description 10
- 238000013500 data storage Methods 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ記憶装置および方法、特に、マイクロプ
ログラム方式の順序制御回路により装置内制御を行なう
データ記憶装置および方法に関する。
ログラム方式の順序制御回路により装置内制御を行なう
データ記憶装置および方法に関する。
従来のデータ記憶装置は、制御情報をメモリ回路内に蓄
え、この制御情報をクロックに同期してレジスタ回路に
取り出し、この制御情報と外部信号の状態とにより次の
ステップの制御情報を蓄えたメモリ回路のアドレスを決
定して行く、マイクロブ四グラム方式の順序制御回路が
用いられる。
え、この制御情報をクロックに同期してレジスタ回路に
取り出し、この制御情報と外部信号の状態とにより次の
ステップの制御情報を蓄えたメモリ回路のアドレスを決
定して行く、マイクロブ四グラム方式の順序制御回路が
用いられる。
」三位装置の指示により、ＲＯＭを内容を書換えること
かできる制御回路を設けておけば、制御動作の変更がで
きる。
かできる制御回路を設けておけば、制御動作の変更がで
きる。
〔発明が解決しようとする課題〕
」二連した従来のデータ記憶装置は、ＲＯＭの内容変更
が何度も行なわれた場合、どこまで変更が実施されてい
るかを容易に知ることができないという欠点があった。
が何度も行なわれた場合、どこまで変更が実施されてい
るかを容易に知ることができないという欠点があった。
本発明のデータ記憶装置は、
（八）ＲＯＭ内の特定アドレスのデータと比較される値
を任意に指定できる動作開始条件設定手段、 （Ｂ）電源投入信号にもとづいて、前記ＲＯＭ内にあら
かじめ蓄えられている制御情報を出力した後、前記ＲＯ
Ｍ内の特定アドレスのデータが前記動作開始条件設定回
路により指定された値である場合にのみ、動作開始指示
信号を出力するメモリ内容初期設定手段、 （Ｃ）前記制御情報をメモリ回路内に蓄え、前記制御情
報をクロックに同期して、レジスタ回路に取り出し得ら
れた制御情報と外部制御対象回路より得られた条件信号
の状態により、前記外部制御対象回路に対し動作指示を
行なうと同時に、次ステップの制御情報を蓄えた前記メ
モリ回路のアドレスを決定して行くマイクロプログラム
方式の順序制御手段、 とを含んで構成される。
を任意に指定できる動作開始条件設定手段、 （Ｂ）電源投入信号にもとづいて、前記ＲＯＭ内にあら
かじめ蓄えられている制御情報を出力した後、前記ＲＯ
Ｍ内の特定アドレスのデータが前記動作開始条件設定回
路により指定された値である場合にのみ、動作開始指示
信号を出力するメモリ内容初期設定手段、 （Ｃ）前記制御情報をメモリ回路内に蓄え、前記制御情
報をクロックに同期して、レジスタ回路に取り出し得ら
れた制御情報と外部制御対象回路より得られた条件信号
の状態により、前記外部制御対象回路に対し動作指示を
行なうと同時に、次ステップの制御情報を蓄えた前記メ
モリ回路のアドレスを決定して行くマイクロプログラム
方式の順序制御手段、 とを含んで構成される。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すデータ記憶装置は、
（Ａ）ＲＯＭ内の特定アドレスのデータと比較される動
作開始条件信号１０を任意に指定できる動作開始条件設
定回路３、 （１３）電源投入信号４にもとづいて、前記ＲＯＭ内に
あらかじめ蓄えられている制御情報を出力した後、前記
Ｒ，ＯＭ内の特定アドレスのデータが動作開始条件設定
回路３により指定された値である場合にのみ、動作開始
指示信号９を出力するメモリ内容初期設定手段１、 （Ｃ）前記制御情報をメモリ回路内に蓄え、前記制御情
報をクロックに同期して、レジスタ回路に収り出し↑−
ｉられた制御情報と外部制御対象回路より得られた条件
信号１２の状態により、前記外部制御対象回路に対し動
作指示信号１３を出力すると同時に、次ステップの制御
情報を蓄えた前記メモリ回路のアドレスを決定して行く
マイクロプログラム方式の順序制御手段２、とを含んで
構成される。
作開始条件信号１０を任意に指定できる動作開始条件設
定回路３、 （１３）電源投入信号４にもとづいて、前記ＲＯＭ内に
あらかじめ蓄えられている制御情報を出力した後、前記
Ｒ，ＯＭ内の特定アドレスのデータが動作開始条件設定
回路３により指定された値である場合にのみ、動作開始
指示信号９を出力するメモリ内容初期設定手段１、 （Ｃ）前記制御情報をメモリ回路内に蓄え、前記制御情
報をクロックに同期して、レジスタ回路に収り出し↑−
ｉられた制御情報と外部制御対象回路より得られた条件
信号１２の状態により、前記外部制御対象回路に対し動
作指示信号１３を出力すると同時に、次ステップの制御
情報を蓄えた前記メモリ回路のアドレスを決定して行く
マイクロプログラム方式の順序制御手段２、とを含んで
構成される。
第２図は第１図に示すメモリ内容初ＪＩＩＪ設定回路の
詳細を示すブロック図である。
詳細を示すブロック図である。
メモリロード制御回路２１は、電源投入時に電源投入信
号４がアクティブとなると、ＲＯＭ２３にあらかじめ蓄
えられている制御情報を逐次ロードデータ信号８として
、ロードアドレス信号７とともに順序制御回路２に送り
、ロード信号６により書き込みを指示する。
号４がアクティブとなると、ＲＯＭ２３にあらかじめ蓄
えられている制御情報を逐次ロードデータ信号８として
、ロードアドレス信号７とともに順序制御回路２に送り
、ロード信号６により書き込みを指示する。
この際、ロードアドレス信号７は、Ｆｔ ＯＭアトレス
デコード回路２２に送られ、ＲＯＭアドレスデコード回
路２２はロードアドレス信号７がＲＯＭ２３の内容の版
数を格納しである特定アドレスとなった時に、比較条件
信号２５を出力する。
デコード回路２２に送られ、ＲＯＭアドレスデコード回
路２２はロードアドレス信号７がＲＯＭ２３の内容の版
数を格納しである特定アドレスとなった時に、比較条件
信号２５を出力する。
また、ロードデータ信号８は、動作開始条件設定回路３
より受けた動作開始条件設定信号１０と比較され、比較
条件信号２５がアクティブになった時一致していれば比
較一致信号２６がアクティブとなり、動作開始指示信号
９がアクティブとなって、順序制御回路２に対し動作開
始を指示する。
より受けた動作開始条件設定信号１０と比較され、比較
条件信号２５がアクティブになった時一致していれば比
較一致信号２６がアクティブとなり、動作開始指示信号
９がアクティブとなって、順序制御回路２に対し動作開
始を指示する。
第３図は第１図に示す動作開始条件設定回路の詳細を示
すブロック図である。
すブロック図である。
スイッチ３１の一方の端子をグランド電位とし、他方の
端子を抵抗３２によって電源電圧に接続することにより
、動作開始条件信号１ｏとして任意の値を設定できる。
端子を抵抗３２によって電源電圧に接続することにより
、動作開始条件信号１ｏとして任意の値を設定できる。
第４図は第１図に示す順序制御回路の詳細を示すブロッ
ク図である。
ク図である。
電源投入時には、アドレス切換信号５によりメモリアド
レス切換回路４２は、ローｌルアドレス信号７をそのま
まメモリアドレスとして出力しているから、メモリ内容
初期設定回路１よりロード信号６を順次受けた時点でロ
ードデータ信号８は、ロードアドレス信Ｂ７を番地とす
るメモリ回路４３に８き込まれる。
レス切換回路４２は、ローｌルアドレス信号７をそのま
まメモリアドレスとして出力しているから、メモリ内容
初期設定回路１よりロード信号６を順次受けた時点でロ
ードデータ信号８は、ロードアドレス信Ｂ７を番地とす
るメモリ回路４３に８き込まれる。
制御情報の書き込みか完了すると、メモリアドレス切換
回路４２はアドレス切換信号５により内部メモリアドレ
ス信号５３をメモリアドレス信号５４として出力させる
通常使用状態となる。
回路４２はアドレス切換信号５により内部メモリアドレ
ス信号５３をメモリアドレス信号５４として出力させる
通常使用状態となる。
また、動作術、Ｇ信じ−９もアクデイプになると、クロ
ック１］はアン）ヘゲート４６を通り、有効クロック５
７としてレジスタ回路４４に与えられる。
ック１］はアン）ヘゲート４６を通り、有効クロック５
７としてレジスタ回路４４に与えられる。
そうすると、メモリ回路４３に蓄えられた制御情報は、
メモリ出力信号５５として出力され、有効クロック５７
に同期してレジスタ回路４４に取り出され、判断条件信
号５６として指、＾・判断回路４５に人力される。
メモリ出力信号５５として出力され、有効クロック５７
に同期してレジスタ回路４４に取り出され、判断条件信
号５６として指、＾・判断回路４５に人力される。
指示・判断ｌ１１１路４５１．：ｔ、条件信号１２の状
態に従って、動作開始信号１３により、外部対象制御回
路に対して動作指示を行っていく。
態に従って、動作開始信号１３により、外部対象制御回
路に対して動作指示を行っていく。
この際、制御シーケンスは、条件信号５６の条件で判断
し、次アドレス選択信号５１により、次のアドレスを決
定して行くことにより進められる。
し、次アドレス選択信号５１により、次のアドレスを決
定して行くことにより進められる。
つまり、メモリアドレス選択回路４１は、電源投入時に
リセッ１〜され、有効クロック５７でインクリメントさ
れるカウンタを持ち、次アドレス選択信号５】がインア
クティブの時は、そのカウンタの出力を内部メモリアド
レス信号５３として出力するが、次アドレス選択信号５
１がアクティブとなった時は、レジスタ回路４４より受
けた分岐アドレスビット５２を内部メモリアドレス信号
５３として出力する。
リセッ１〜され、有効クロック５７でインクリメントさ
れるカウンタを持ち、次アドレス選択信号５】がインア
クティブの時は、そのカウンタの出力を内部メモリアド
レス信号５３として出力するが、次アドレス選択信号５
１がアクティブとなった時は、レジスタ回路４４より受
けた分岐アドレスビット５２を内部メモリアドレス信号
５３として出力する。
さらに、通常の動作中は、アドレス切換信号５がインア
クティブとなっており、メモリアドレス切換回路４２は
内部メモリアドレス信号５３をそのままメモリアドレス
信号５４として出力しているから、内部メモリアドレス
信号５３を番地とするメモリ回路４３の内容が次の制御
情報として使用される。
クティブとなっており、メモリアドレス切換回路４２は
内部メモリアドレス信号５３をそのままメモリアドレス
信号５４として出力しているから、内部メモリアドレス
信号５３を番地とするメモリ回路４３の内容が次の制御
情報として使用される。
以上の動作を続けることにより、条件信号１２の状態が
所望の条件になったことを検出しながら、動作開始指示
信号■３にて、外部制御対象回路に対して動作指示を行
なう順序制御回路２が構成される。
所望の条件になったことを検出しながら、動作開始指示
信号■３にて、外部制御対象回路に対して動作指示を行
なう順序制御回路２が構成される。
本発明のデータ記憶装置および方法は、電源投入時に行
なわれるＲ ＯＭ内制御情報の順Ｊト制御回路内メモリ
回路への書き込み完了時に、最新の版数を示す値に設定
された動作開始条件と、あらかしめＲＯＭ内特定ア１〜
レスに制御情報として蓄えられているその制御情報の版
数を示す値と比較して、一致した場合のみ以降の動作を
継続することにより、制御情報を蓄えている書換え可能
型ＲＯＭの内容を上位装置の指示で更新した場合でも、
変更状況を容易に知ることができ、同時に指定した版数
となっていない場合には、’Ｒ電源投入時誤って動作が
継続されるのを防ぐことができるの ０ て、信卸性か向上するという効果がある。
なわれるＲ ＯＭ内制御情報の順Ｊト制御回路内メモリ
回路への書き込み完了時に、最新の版数を示す値に設定
された動作開始条件と、あらかしめＲＯＭ内特定ア１〜
レスに制御情報として蓄えられているその制御情報の版
数を示す値と比較して、一致した場合のみ以降の動作を
継続することにより、制御情報を蓄えている書換え可能
型ＲＯＭの内容を上位装置の指示で更新した場合でも、
変更状況を容易に知ることができ、同時に指定した版数
となっていない場合には、’Ｒ電源投入時誤って動作が
継続されるのを防ぐことができるの ０ て、信卸性か向上するという効果がある。
第１国は本発明の一実施例を示すブロック図、第２図は
第１図に示すメモリ内容初期設定回路の詳細を示ずブ１
９ツク図、第３図は第１図に示ず動作開始条件設定回路
の詳細を示すブロック図、第」図は第１図に示す順序制
御回路の詳細を示すブロック図である。 １−・−・−メモリ内容初期設定回路、２・・・・・・
順序制御回路、３−・−動作開始条件設定回路。
第１図に示すメモリ内容初期設定回路の詳細を示ずブ１
９ツク図、第３図は第１図に示ず動作開始条件設定回路
の詳細を示すブロック図、第」図は第１図に示す順序制
御回路の詳細を示すブロック図である。 １−・−・−メモリ内容初期設定回路、２・・・・・・
順序制御回路、３−・−動作開始条件設定回路。
Claims (3)
- （１） （Ａ）ＲＯＭ内の特定アドレスのデータと比較される値
を任意に指定できる動作開始条件設定手段、 （Ｂ）電源投入信号にもとづいて、前記ＲＯＭ内にあら
かじめ蓄えられている制御情報を出力した後、前記ＲＯ
Ｍ内の特定アドレスのデータが前記動作開始条件設定回
路により指定された値である場合にのみ、動作開始指示
信号を出力するメモリ内容初期設定手段、 （Ｃ）前記制御情報をメモリ回路内に蓄え、前記制御情
報をクロックに同期して、レジスタ回路に取り出し得ら
れた制御情報と外部制御対象回路より得られた条件信号
の状態により、前記外部制御対象回路に対し動作指示を
行なうと同時に、次ステップの制御情報を蓄えた前記メ
モリ回路のアドレスを決定して行くマイクロプログラム
方式の順序制御手段、とを含むことを特徴とするデータ
記憶装置。 - （２） （Ａ）ＲＯＭ内の特定アドレスのデータと比較される値
を任意に指定できる動作開始条件設定手順、 （Ｂ）電源投入信号にもとづいて、前記ＲＯＭ内にあら
かじめ蓄えられている制御情報を出力した後、前記ＲＯ
Ｍ内の特定アドレスのデータが前記動作開始条件設定回
路により指定された値である場合にのみ、動作開始指示
信号を出力するメモリ内容初期設定手順、 とを含むことを特徴とするデータ記憶方法。 - （３） 制御情報をメモリ回路内に蓄え、前記制御情報をクロッ
クに同期して、レジスタ回路に取り出し得られた制御情
報と外部制御対象回路より得られた条件信号の状態によ
り、前記外部制御対象回路に対し動作指示を行なうと同
時に、次ステップの制御情報を蓄えた前記メモリ回路の
アドレスを決定して行くマイクロプログラム方式の順序
制御手順とを含む請求項（２）記載のデータ記憶方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5547890A JPH03256123A (ja) | 1990-03-06 | 1990-03-06 | データ記憶装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5547890A JPH03256123A (ja) | 1990-03-06 | 1990-03-06 | データ記憶装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256123A true JPH03256123A (ja) | 1991-11-14 |
Family
ID=12999723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5547890A Pending JPH03256123A (ja) | 1990-03-06 | 1990-03-06 | データ記憶装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256123A (ja) |
-
1990
- 1990-03-06 JP JP5547890A patent/JPH03256123A/ja active Pending
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