JPH04140846A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH04140846A JPH04140846A JP2264173A JP26417390A JPH04140846A JP H04140846 A JPH04140846 A JP H04140846A JP 2264173 A JP2264173 A JP 2264173A JP 26417390 A JP26417390 A JP 26417390A JP H04140846 A JPH04140846 A JP H04140846A
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- Japan
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置に関する。
従来、マイクロプログラム制御装置は読み出したデータ
にエラーが起きた場合、そのエラーが１ビットエラーな
らばエラー訂正回路によりデータを修正して制御記憶に
書き込み、２ビット以上のエラーの場合は、エラー検出
回路のハードウェア量増加による故障検出率低下防止の
ため２ヒツト以上エラーの訂正は行なわずにエラー検出
のみ行っていた。
にエラーが起きた場合、そのエラーが１ビットエラーな
らばエラー訂正回路によりデータを修正して制御記憶に
書き込み、２ビット以上のエラーの場合は、エラー検出
回路のハードウェア量増加による故障検出率低下防止の
ため２ヒツト以上エラーの訂正は行なわずにエラー検出
のみ行っていた。
第２図に従来例を示す。この従来例では、マイクロプロ
グラムの格納されている制御記憶１００によりマイクロ
命令を読み出し、セレクタ１］０を通ってデータレジス
タ１２０に格納する。その際、１とットエラーを検出し
た場合は訂正をして制御記憶１００に書き込むと同時に
データレジスタ１２０に格納する。
グラムの格納されている制御記憶１００によりマイクロ
命令を読み出し、セレクタ１］０を通ってデータレジス
タ１２０に格納する。その際、１とットエラーを検出し
た場合は訂正をして制御記憶１００に書き込むと同時に
データレジスタ１２０に格納する。
上述した従来のマイクロプログラム制御装置は、２ビッ
ト以上のエラーの場合は訂正が出来ないという欠点かあ
る。
ト以上のエラーの場合は訂正が出来ないという欠点かあ
る。
本発明のマイクロプログラム制御装置は、制御記憶に格
納されたマイクロプログラムに従い動作するマイクロプ
ログラム制御装置において、前記制御記憶から読み出し
たデータを格納するデータレジスタと、このデータレジ
スタの内容のエラーを検出するエラー検出回路と、この
エラー検出回路かエラーを検出した際の前記制御記憶の
読み出しアドレスを格納するアドレスレジスタと、この
アドレスレジスタの内容または前記制御記憶の読み出し
アドレスのいずれか一方を選択する第１のセレクタと、
前記制御記憶が格納しているのと同一のマイクロ命令が
格納されている読み出し専用メモリとを有し、前記エラ
ー検出回路がエラーを検出した際前記第１のセレクタの
選択出力で示されるアドレスで前記読み出し専用メモリ
を読み出して読み出した内容を前記第１のセレクタの選
択出力で示されるアドレスで前記制御記憶に書き込むよ
うに構成される。
納されたマイクロプログラムに従い動作するマイクロプ
ログラム制御装置において、前記制御記憶から読み出し
たデータを格納するデータレジスタと、このデータレジ
スタの内容のエラーを検出するエラー検出回路と、この
エラー検出回路かエラーを検出した際の前記制御記憶の
読み出しアドレスを格納するアドレスレジスタと、この
アドレスレジスタの内容または前記制御記憶の読み出し
アドレスのいずれか一方を選択する第１のセレクタと、
前記制御記憶が格納しているのと同一のマイクロ命令が
格納されている読み出し専用メモリとを有し、前記エラ
ー検出回路がエラーを検出した際前記第１のセレクタの
選択出力で示されるアドレスで前記読み出し専用メモリ
を読み出して読み出した内容を前記第１のセレクタの選
択出力で示されるアドレスで前記制御記憶に書き込むよ
うに構成される。
又、本発明のマイクロプログラム制御装置は、前記制御
記憶から読み出したデータまたは前記読み出し専用メモ
リから読み出したデータのいずれか一方を選択して前記
データレジスタに格納する第２のセレクタを含み、前記
エラー検出回路がエラーを検出した際前記第２のセレク
タが前記読み出し専用メモリから読み出しなデータを選
択するように構成されていてもよい。
記憶から読み出したデータまたは前記読み出し専用メモ
リから読み出したデータのいずれか一方を選択して前記
データレジスタに格納する第２のセレクタを含み、前記
エラー検出回路がエラーを検出した際前記第２のセレク
タが前記読み出し専用メモリから読み出しなデータを選
択するように構成されていてもよい。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、１は制御記憶でマイクロ命令が格納さ
れている。２は読み出し専用メモリでマイクロ命令が格
納されている。３はアドレスレジスタで制御記憶の書き
込み読み出しアドレスを格納する。４はデータレジスタ
で制御記＋ｆ１１から読み出されたデータか読み出し専
用メモリ２がら読み出されたデータがセレクタ５で選択
されて格納される。データレジスタ４の出力は制御信号
線ａにより被制御部（図示せず）へ送られ、また、エラ
ー検出回路６へ送られる。エラー検出回路６はデータレ
ジスタ４に格納されたデータのエラーを検出する回路で
ある。７はアドレスレジスタでアドレスレジスタ３のア
ドレスを格納する。８はセレクタでアドレスレジスタ３
のアドレスがアドレスレジスタ７のアドレスかを選択す
る。
れている。２は読み出し専用メモリでマイクロ命令が格
納されている。３はアドレスレジスタで制御記憶の書き
込み読み出しアドレスを格納する。４はデータレジスタ
で制御記＋ｆ１１から読み出されたデータか読み出し専
用メモリ２がら読み出されたデータがセレクタ５で選択
されて格納される。データレジスタ４の出力は制御信号
線ａにより被制御部（図示せず）へ送られ、また、エラ
ー検出回路６へ送られる。エラー検出回路６はデータレ
ジスタ４に格納されたデータのエラーを検出する回路で
ある。７はアドレスレジスタでアドレスレジスタ３のア
ドレスを格納する。８はセレクタでアドレスレジスタ３
のアドレスがアドレスレジスタ７のアドレスかを選択す
る。
次に以上の構成を持つ本実施例の動作について説明する
。
。
アドレスレジスタ３で出力されたアドレスで示される制
御記憶１のマイクロ命令が読み出され、セレクタ５を通
ってデータレジスタ４に格納される。次にデータレジス
タ４の出力は制御信号線ａを通って被制御部へ送られて
マイクロプログラムによる制御が行われる。同時にアド
レスレジスタ３で出力されたアドレスをアドレスレジス
タ７に格納する。同時にデータレジスタ４の、出力はエ
ラー検出回路６へ送られエラー検出を行い、エラーが検
出された場合はセレクタ５、セレクタ８に切り替え指示
および制御記憶１に書き込み指示を送出し、次にアドレ
スレジスタ７で出力されるアドレスで読み出し専用メモ
リ２からマイクロ命令を読み出して、この読み出しに用
いたアドレスを制御記憶１の書き込みアドレスとして先
に読み出したマイクロ命令を書き込む。読み出したマイ
クロ命令は、また、セレクタ５を通ってデータレジスタ
４に格納され、更に被制御部へ送られマイクロプログラ
ムによる制御が行われる。同時にアドレスレジスタ３で
出力されたアドレスをアドレスレジスタ７に格納する６
同時にデータレジスタ４の出力はエラー検出回路６へ送
られエラー検出を行い、エラーが検出された場合はセレ
クタ５、セレクタ８に切り替え指示および制御記憶１に
書き込み指示を送出し、次にアドレスレジスタ７で出力
されるアドレスで読み出し専用メモリ２からマイクロ命
令を読み出して、この読み出しに用いたアドレスを制御
記憶１の書き込みアドレスとして先に読み出したマイク
ロ命令を書き込む。読み出したマイクロ命令は、また、
セレクタ５を通ってデータレジスタ４に格納され、更に
被制御部へ送られマイクロプログラムによる制御が行わ
れる。
御記憶１のマイクロ命令が読み出され、セレクタ５を通
ってデータレジスタ４に格納される。次にデータレジス
タ４の出力は制御信号線ａを通って被制御部へ送られて
マイクロプログラムによる制御が行われる。同時にアド
レスレジスタ３で出力されたアドレスをアドレスレジス
タ７に格納する。同時にデータレジスタ４の、出力はエ
ラー検出回路６へ送られエラー検出を行い、エラーが検
出された場合はセレクタ５、セレクタ８に切り替え指示
および制御記憶１に書き込み指示を送出し、次にアドレ
スレジスタ７で出力されるアドレスで読み出し専用メモ
リ２からマイクロ命令を読み出して、この読み出しに用
いたアドレスを制御記憶１の書き込みアドレスとして先
に読み出したマイクロ命令を書き込む。読み出したマイ
クロ命令は、また、セレクタ５を通ってデータレジスタ
４に格納され、更に被制御部へ送られマイクロプログラ
ムによる制御が行われる。同時にアドレスレジスタ３で
出力されたアドレスをアドレスレジスタ７に格納する６
同時にデータレジスタ４の出力はエラー検出回路６へ送
られエラー検出を行い、エラーが検出された場合はセレ
クタ５、セレクタ８に切り替え指示および制御記憶１に
書き込み指示を送出し、次にアドレスレジスタ７で出力
されるアドレスで読み出し専用メモリ２からマイクロ命
令を読み出して、この読み出しに用いたアドレスを制御
記憶１の書き込みアドレスとして先に読み出したマイク
ロ命令を書き込む。読み出したマイクロ命令は、また、
セレクタ５を通ってデータレジスタ４に格納され、更に
被制御部へ送られマイクロプログラムによる制御が行わ
れる。
以上説明したように本発明は、制御記憶から読み出した
データにエラーを検出した際、読み出し専用メモリから
訂正データを読み出して制御記憶を書き直すと同時にそ
の訂正データからマイクロプログラムによる制御が行わ
れることにより、従来の２ビット以上のエラー時に起こ
るマイクロプログラム制御の停止をなくし、装置の可用
性を上げる効果がある。
データにエラーを検出した際、読み出し専用メモリから
訂正データを読み出して制御記憶を書き直すと同時にそ
の訂正データからマイクロプログラムによる制御が行わ
れることにより、従来の２ビット以上のエラー時に起こ
るマイクロプログラム制御の停止をなくし、装置の可用
性を上げる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
のマイクロプログラム制御装置の一例のブロック図であ
る。 １・・・制御記憶、２・・・読み出し専用メモリ、３１
．・アドレスレジスタ、４・・・データレジスタ、５・
・・セレクタ、６・・・エラー検出回路、７・・・アド
レスレジスタ、８・・セレクタ。
のマイクロプログラム制御装置の一例のブロック図であ
る。 １・・・制御記憶、２・・・読み出し専用メモリ、３１
．・アドレスレジスタ、４・・・データレジスタ、５・
・・セレクタ、６・・・エラー検出回路、７・・・アド
レスレジスタ、８・・セレクタ。
Claims (1)
- 【特許請求の範囲】 １、制御記憶に格納されたマイクロプログラムに従い動
作するマイクロプログラム制御装置において、前記制御
記憶から読み出したデータを格納するデータレジスタと
、このデータレジスタの内容のエラーを検出するエラー
検出回路と、このエラー検出回路がエラーを検出した際
の前記制御記憶の読み出しアドレスを格納するアドレス
レジスタと、このアドレスレジスタの内容または前記制
御記憶の読み出しアドレスのいずれか一方を選択する第
１のセレクタと、前記制御記憶が格納しているのと同一
のマイクロ命令が格納されている読み出し専用メモリと
を有し、前記エラー検出回路がエラーを検出した際前記
第１のセレクタの選択出力で示されるアドレスで前記読
み出し専用メモリを読み出して読み出した内容を前記第
１のセレクタの選択出力で示されるアドレスで前記制御
記憶に書き込むことを特徴とするマイクロプログラム制
御装置。 ２、前記制御記憶から読み出したデータまたは前記読み
出し専用メモリから読み出したデータのいずれか一方を
選択して前記データレジスタに格納する第２のセレクタ
を含み、前記エラー検出回路がエラーを検出した際前記
第２のセレクタが前記読み出し専用メモリから読み出し
たデータを選択することを特徴とする請求項１記載のマ
イクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264173A JPH04140846A (ja) | 1990-10-02 | 1990-10-02 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264173A JPH04140846A (ja) | 1990-10-02 | 1990-10-02 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04140846A true JPH04140846A (ja) | 1992-05-14 |
Family
ID=17399476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264173A Pending JPH04140846A (ja) | 1990-10-02 | 1990-10-02 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04140846A (ja) |
-
1990
- 1990-10-02 JP JP2264173A patent/JPH04140846A/ja active Pending
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