JPH03256127A - マイクロプロセッサシステム - Google Patents
マイクロプロセッサシステムInfo
- Publication number
- JPH03256127A JPH03256127A JP5374690A JP5374690A JPH03256127A JP H03256127 A JPH03256127 A JP H03256127A JP 5374690 A JP5374690 A JP 5374690A JP 5374690 A JP5374690 A JP 5374690A JP H03256127 A JPH03256127 A JP H03256127A
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- JP
- Japan
- Prior art keywords
- program
- microprocessor
- rom
- speed
- reset
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＲＯＭ組込式のマイクロプロセッサシステム
にに関する。
にに関する。
［従来の技術］
近年のマイクロプロセッサシステムの進歩には著しいも
のがあり、数メガバイト以上のプログラムをＲＯＭ化す
るＲＯＭ組込式のコンピュータシステムも珍しくない。
のがあり、数メガバイト以上のプログラムをＲＯＭ化す
るＲＯＭ組込式のコンピュータシステムも珍しくない。
また、動作クロックは非常に高速化され、それに伴って
メモリ等へ要求するアクセスの応答時間が短くなってき
ている。
メモリ等へ要求するアクセスの応答時間が短くなってき
ている。
一方、メモリ内容の消去−再書き込みが容易なＥＦＲＯ
Ｍは、チップ当りの大容量化と応答時間の高速化が進み
、現在の組込式プログラムメモリの主流となっているが
、アクセスの応答時間の高速化がマイクロプロセッサの
動作クロックの高速化に比べて遅く、性能差は開く一方
である。
Ｍは、チップ当りの大容量化と応答時間の高速化が進み
、現在の組込式プログラムメモリの主流となっているが
、アクセスの応答時間の高速化がマイクロプロセッサの
動作クロックの高速化に比べて遅く、性能差は開く一方
である。
なお、マイクロプロセッサのアクセスサイクルにウェイ
トサイクル（待ち時間）を挿入することにより、低速メ
モリとのインタフェースは可能であり、実際に良く行な
われている方法ではある。
トサイクル（待ち時間）を挿入することにより、低速メ
モリとのインタフェースは可能であり、実際に良く行な
われている方法ではある。
しかしながら、ウェイトサイクルの挿入は、マイクロプ
ロセッサの演算処理性能の低下が著しく、本来の性能を
発揮できなくなるという欠点がある。
ロセッサの演算処理性能の低下が著しく、本来の性能を
発揮できなくなるという欠点がある。
そこで、現在、以下に示す３つの手法により改善が計ら
れている。
れている。
第１の手法は、ソフトウェアによるプログラムコピーで
ある。すなわち、システムリセットの解除直後、マイク
ロプロセッサは低速のＲＯＭのプログラムをフェッチし
て立上がる。プログラムは大別して２つのブロックで構
成され、１つはブートロータと呼ばれるもの、もう１つ
は本来の演算処理部である。システムリセットの解除直
後、マイクロプロセッサはブートローダの内容を実行す
る。ブートローダは、本来の演算処理部のプログラムを
高速のＲＡ Ｍヘコピーし、コピーが完了すると、ＲＡ
Ｍ上のプログラムに実行を移す命令が含まれている。
ある。すなわち、システムリセットの解除直後、マイク
ロプロセッサは低速のＲＯＭのプログラムをフェッチし
て立上がる。プログラムは大別して２つのブロックで構
成され、１つはブートロータと呼ばれるもの、もう１つ
は本来の演算処理部である。システムリセットの解除直
後、マイクロプロセッサはブートローダの内容を実行す
る。ブートローダは、本来の演算処理部のプログラムを
高速のＲＡ Ｍヘコピーし、コピーが完了すると、ＲＡ
Ｍ上のプログラムに実行を移す命令が含まれている。
上記第１の手法は、ハードウェアの構成が単純になると
いう利点はあるものの、ソフトウェアの開発−デバッグ
の難易度が高くなる。しかも、本来のプログラムを２つ
アドレス空間上に割り付けなければならず、プログラム
の大容量化の点で不利となる。
いう利点はあるものの、ソフトウェアの開発−デバッグ
の難易度が高くなる。しかも、本来のプログラムを２つ
アドレス空間上に割り付けなければならず、プログラム
の大容量化の点で不利となる。
第２の手法は、プログラムＲＯＭとして、バイポーラ等
の高速ＦＲＯＭを使用することである。
の高速ＦＲＯＭを使用することである。
しかしながら、バイポーラ等の高速ＲＯＭは、主流とな
っているＥＰＲＯＭに比ベチップ当りの容量が小さく、
ＥＰＲＯＭを使用した場合の数倍以上の個数を必要とす
る。更に、プログラムを一度書き込むと、二度と消去で
きないという素子自体の特性より、ソフトウェアのデバ
ッグにおいて大量のＦＲＯＭを使い捨てにしなければな
らないという欠点がある。
っているＥＰＲＯＭに比ベチップ当りの容量が小さく、
ＥＰＲＯＭを使用した場合の数倍以上の個数を必要とす
る。更に、プログラムを一度書き込むと、二度と消去で
きないという素子自体の特性より、ソフトウェアのデバ
ッグにおいて大量のＦＲＯＭを使い捨てにしなければな
らないという欠点がある。
第３の手法は、キャッシュメモリという少容量の高速Ｒ
ＡＭを非常に複雑なコントロール機構と共に使用する手
法である。
ＡＭを非常に複雑なコントロール機構と共に使用する手
法である。
しかしながら、この手法はハードウェアの構成が複雑に
なり、その上、プログラムの作り方によっては、キャッ
シュのヒツト率が低下することがある。更に、ロングジ
ャンプ、コール、タスク切換え等の命令に対しては全く
効果が期待できない。
なり、その上、プログラムの作り方によっては、キャッ
シュのヒツト率が低下することがある。更に、ロングジ
ャンプ、コール、タスク切換え等の命令に対しては全く
効果が期待できない。
［発明が解決しようとする課題］
従来は、上記のような問題があるため、ソフトウェアの
開発−デバッグの難易度が上がったり、プログラムの大
容量化の点で不利となったり、バイポーラ等の高速ＦＲ
ＯＭを大量に使い捨てたり、キャッシュメモリのような
複雑で効果に若干の不安が残るものであった。
開発−デバッグの難易度が上がったり、プログラムの大
容量化の点で不利となったり、バイポーラ等の高速ＦＲ
ＯＭを大量に使い捨てたり、キャッシュメモリのような
複雑で効果に若干の不安が残るものであった。
本発明は上記の実情に鑑みてなされたもので、安価で大
容量の低速ＲＯＭをプログラムＲＯＭとして使用でき、
ソフトウェアの開発−デバッグの難易度も高くならず、
プログラムの大容量化の点で不利にならない高性能なマ
イクロプロセッサシステムを提供することを目的とする
。
容量の低速ＲＯＭをプログラムＲＯＭとして使用でき、
ソフトウェアの開発−デバッグの難易度も高くならず、
プログラムの大容量化の点で不利にならない高性能なマ
イクロプロセッサシステムを提供することを目的とする
。
［課題を解決するための手段］
本発明は、ＲＯＭ組込式のマイクロプロセッサシステム
において、システムリセット時にマイクロプロセッサを
リセット状態にさせてＲＯＭ内のプログラムを高速ＲＡ
Ｍへ書込むダイレクト・メモリ・アクセス機構を備え、
高速ＲＡＭへのプログラム書き込み終了後は、マイクロ
プロセッサが高速ＲＡＭの記憶プログラムをフェッチし
て立ち上がるようにしたものである。
において、システムリセット時にマイクロプロセッサを
リセット状態にさせてＲＯＭ内のプログラムを高速ＲＡ
Ｍへ書込むダイレクト・メモリ・アクセス機構を備え、
高速ＲＡＭへのプログラム書き込み終了後は、マイクロ
プロセッサが高速ＲＡＭの記憶プログラムをフェッチし
て立ち上がるようにしたものである。
［作用］
ＤＭＡ機構は、システムリセット信号が与えられると、
マイクロプロセッサ側をリセット状態に保持し、リセッ
ト信号が解除されるとマイクロプロセッサをリセット状
態に保持したままＲＯＭの記憶プログラムを高速ＲＡＭ
に書き込み、書き込み終了後にマイクロプロセッサのリ
セットを解除すると共に、マイクロプロセッサからＤＭ
Ａ機構を切り離す。マイクロプロセッサは、リセットが
解除されると、高速ＲＡＭの記憶プログラムをフェッチ
して立ち上がる。
マイクロプロセッサ側をリセット状態に保持し、リセッ
ト信号が解除されるとマイクロプロセッサをリセット状
態に保持したままＲＯＭの記憶プログラムを高速ＲＡＭ
に書き込み、書き込み終了後にマイクロプロセッサのリ
セットを解除すると共に、マイクロプロセッサからＤＭ
Ａ機構を切り離す。マイクロプロセッサは、リセットが
解除されると、高速ＲＡＭの記憶プログラムをフェッチ
して立ち上がる。
［実施例コ
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明に係るマイクロプロセッサシステムの構
成を示すブロック図である。なお、同図は本発明の特徴
を明確にするため、マイクロプロセッサ周辺の詳細な制
御信号等については省略している。
成を示すブロック図である。なお、同図は本発明の特徴
を明確にするため、マイクロプロセッサ周辺の詳細な制
御信号等については省略している。
第１図において１はマイクロプロセッサ、２はＤＭＡ
（ダイレクト・メモリ・アクセス）機構、３は高速プロ
グラムＲＡＭ、４は低速のプログラムＲＡＭ、５はアド
レスバス、６はデータバス、７はマイクロプロセッサ−
のアドレスバッファ、８はマイクロプロセッサ−のデー
タバスバッファ、９はＤＭＡ機構２のアドレスバッファ
、１０はＤＭＡ機構２のデータバスバッファである。
（ダイレクト・メモリ・アクセス）機構、３は高速プロ
グラムＲＡＭ、４は低速のプログラムＲＡＭ、５はアド
レスバス、６はデータバス、７はマイクロプロセッサ−
のアドレスバッファ、８はマイクロプロセッサ−のデー
タバスバッファ、９はＤＭＡ機構２のアドレスバッファ
、１０はＤＭＡ機構２のデータバスバッファである。
マイクロプロセッサ１は、システム全体の制御を司るも
ので、アドレスバッファ７及び双方向データバスバッフ
ァ８を介してアドレスバス５及びデータバス６に接続さ
れる。
ので、アドレスバッファ７及び双方向データバスバッフ
ァ８を介してアドレスバス５及びデータバス６に接続さ
れる。
ＤＭＡ機構２は、マイクロプロセッサ１を介すずにダイ
レクトに高速プログラムＲＡＭ３及び低速プログラムＲ
ＯＭ４をアクセスするもので、システムリセット人力１
１及びマイクロプロセッサリセット出力１２を備えてい
る。このＤ Ｍ Ａ ｔＪ＆ 構２のシステムリセット
人力１１には、例えばシステムリセットスイッチｓｗの
操作によるシステムリセット信号が与えられる。また、
マイクロプロセッサリセット出力１２は、マイクロプロ
セッサ１のリセット人力１３に接続されると共にアドレ
スバッファ７及びデータバスバッファ８の出力イネーブ
ル部端子１４に接続される。更にマイクロプロセッサリ
セット出力１２は、インバータ１５を介してアドレスバ
ッファ９及びデータバスバッファ１０の出力イネーブル
部端子１４に接続される。上記ＤＭＡ機構２は、リセッ
ト信号が解除された時に動作を開始し、アドレスデータ
をアドレスバッファ９を介してアドレスバス５に出力す
る。
レクトに高速プログラムＲＡＭ３及び低速プログラムＲ
ＯＭ４をアクセスするもので、システムリセット人力１
１及びマイクロプロセッサリセット出力１２を備えてい
る。このＤ Ｍ Ａ ｔＪ＆ 構２のシステムリセット
人力１１には、例えばシステムリセットスイッチｓｗの
操作によるシステムリセット信号が与えられる。また、
マイクロプロセッサリセット出力１２は、マイクロプロ
セッサ１のリセット人力１３に接続されると共にアドレ
スバッファ７及びデータバスバッファ８の出力イネーブ
ル部端子１４に接続される。更にマイクロプロセッサリ
セット出力１２は、インバータ１５を介してアドレスバ
ッファ９及びデータバスバッファ１０の出力イネーブル
部端子１４に接続される。上記ＤＭＡ機構２は、リセッ
ト信号が解除された時に動作を開始し、アドレスデータ
をアドレスバッファ９を介してアドレスバス５に出力す
る。
高速プログラムｌ’ｔＡＭ３は、アドレスバス５及びデ
ータバス６に直接接続され、システムリセット時にはＤ
ＭＡ機構２によりアクセスされて低速プログラムＲＯＭ
４の記憶データがロードされ、その後はマイクロプロセ
ッサ１によりアクセスされる。
ータバス６に直接接続され、システムリセット時にはＤ
ＭＡ機構２によりアクセスされて低速プログラムＲＯＭ
４の記憶データがロードされ、その後はマイクロプロセ
ッサ１によりアクセスされる。
低速プログラムＲＯＭ４は、アドレスバス５に直接接続
されると共に、ＤＭＡ機構２の読出しデータバスバッフ
ァ１０を介してデータバス６に接続される。この低速プ
ログラムＲＯＭ４には、システムのプログラムが予め記
憶されており、システムリセット時のみＤＭＡ機構２に
よりアクセスされる。
されると共に、ＤＭＡ機構２の読出しデータバスバッフ
ァ１０を介してデータバス６に接続される。この低速プ
ログラムＲＯＭ４には、システムのプログラムが予め記
憶されており、システムリセット時のみＤＭＡ機構２に
よりアクセスされる。
以下、上記実施例の動作を説明する。
ＤＭＡ機構２は、システムの起動時等において、システ
ムリセット人力１１よりリセット信号が人力されると、
マイクロプロセッサリセット出力１２にリセット信号を
出力する。このＤＭＡ機構２から出力されるリセット信
号により、マイクロプロセッサ−がリセット状態に保持
されると共に、マイクロプロセッサ−のアドレスバッフ
ァ７及びデータバスバッファ８がリセット状態に保持さ
れる。
ムリセット人力１１よりリセット信号が人力されると、
マイクロプロセッサリセット出力１２にリセット信号を
出力する。このＤＭＡ機構２から出力されるリセット信
号により、マイクロプロセッサ−がリセット状態に保持
されると共に、マイクロプロセッサ−のアドレスバッフ
ァ７及びデータバスバッファ８がリセット状態に保持さ
れる。
また、同時に上記ＤＭＡ機構２から出力されるリセット
信号は、インバーター５により反転されｔ−ＤＭＡ機構
２のアドレスバッファ９及びデータバスバッファ１０の
出力イネーブル部端子１４に入力される。この結果、Ｉ
）ＭＡ機構２のアドレスバッファ９及びデータバスバッ
ファ１０が出力イネーブル状態となる。
信号は、インバーター５により反転されｔ−ＤＭＡ機構
２のアドレスバッファ９及びデータバスバッファ１０の
出力イネーブル部端子１４に入力される。この結果、Ｉ
）ＭＡ機構２のアドレスバッファ９及びデータバスバッ
ファ１０が出力イネーブル状態となる。
次いで、ＤＭＡ機構２のシステムリセット入力１１への
リセット信号が解除されると、ＤＭＡ機構２が作動を開
始する。このときＤＭＡ機構２は、マイクロプロセッサ
リセット出力１２よりリセット信号を出力した状態を保
持している。従って、マイクロプロセッサ−が動作を停
止し、そのアドレスバッファ７及びそのデータバスバッ
ファ８が出力ディセーブルであり、ＤＭＡ機構２のアド
レスバッファ９及びデータバスバッファ１０が出力イネ
ーブルである。
リセット信号が解除されると、ＤＭＡ機構２が作動を開
始する。このときＤＭＡ機構２は、マイクロプロセッサ
リセット出力１２よりリセット信号を出力した状態を保
持している。従って、マイクロプロセッサ−が動作を停
止し、そのアドレスバッファ７及びそのデータバスバッ
ファ８が出力ディセーブルであり、ＤＭＡ機構２のアド
レスバッファ９及びデータバスバッファ１０が出力イネ
ーブルである。
この状態でＤＭＡ機構２は、アドレスをアドレスバス５
に出力し、低速プログラムＲＯＭ４に記憶されているプ
ログラムを読出し、高速プログラムＲＡＭ３の同一アド
レスに書き込む。以下、同様にしてＤＭＡ機構２は、ア
ドレスを更新しながら低速プログラムＲＯＭ４の記憶内
容を順次読出し、高速プログラムＲＡＭ３に書き込む。
に出力し、低速プログラムＲＯＭ４に記憶されているプ
ログラムを読出し、高速プログラムＲＡＭ３の同一アド
レスに書き込む。以下、同様にしてＤＭＡ機構２は、ア
ドレスを更新しながら低速プログラムＲＯＭ４の記憶内
容を順次読出し、高速プログラムＲＡＭ３に書き込む。
そして、ＤＭＡ機構２は、低速プログラムＲＯＭ４の記
憶内容を全て高速プログラムＲＡＭ３に書き込み終わる
と、マイクロプロセッサリセット出力１２のリセット信
号を解除する。
憶内容を全て高速プログラムＲＡＭ３に書き込み終わる
と、マイクロプロセッサリセット出力１２のリセット信
号を解除する。
この結果、マイクロプロセッサ１のアドレスバッファ７
及びデータバスバッファ８が出力イネーブルとなると共
に、ＤＭＡ機構２のアドレスバッファ９及びデータバス
バッファ１０が出力ディセーブルとなり、マイクロプロ
セッサ１側からＤＭＡ機構２及び低速プログラムＲＯＭ
４が切り０ 離される。
及びデータバスバッファ８が出力イネーブルとなると共
に、ＤＭＡ機構２のアドレスバッファ９及びデータバス
バッファ１０が出力ディセーブルとなり、マイクロプロ
セッサ１側からＤＭＡ機構２及び低速プログラムＲＯＭ
４が切り０ 離される。
そして、マイクロプロセッサ１は、上記リセット信号の
解除により、高速プログラムＲＡＭ３に記憶されたプロ
グラムをノー・ウェイトでフェッチして立上がり、その
プログラムをノー・ウェイトで実行する。
解除により、高速プログラムＲＡＭ３に記憶されたプロ
グラムをノー・ウェイトでフェッチして立上がり、その
プログラムをノー・ウェイトで実行する。
［発明の効果］
以上述べたように本発明によれば、安価で大容量の低速
ＲＯＭをプログラムＲＯＭとして使用することができる
。更に、プログラムのフェッチをノー・ウェイトで行な
うことにより、マイクロプロセッサの演算処理性能を最
大限に発揮させることができ、かつ、ソフトウェアの開
発−デバッグの難易度も高くならず、プログラムの大容
量化の点で不利にならない高性能なシステムを実現でき
る。
ＲＯＭをプログラムＲＯＭとして使用することができる
。更に、プログラムのフェッチをノー・ウェイトで行な
うことにより、マイクロプロセッサの演算処理性能を最
大限に発揮させることができ、かつ、ソフトウェアの開
発−デバッグの難易度も高くならず、プログラムの大容
量化の点で不利にならない高性能なシステムを実現でき
る。
第１図は本発明の一実施例に係るマイクロプロセッサシ
ステムを示すブロック図である。 １・・・マイクロプロセッサ、２・・・ＤＭＡ機構、３
１ ・・・高速プログラムＲＡＭ、４・・・低速プログラム
ＲＯＭ、５・・・アドレスバス、６・・・データバス、
７・・・アドレスバッファ、８・・・データバスバッフ
ァ、９・・・アドレスバッファ、１０・・・データバス
バッファ、１１・・・システムリセット入力、１２・・
・マイクロプロセッサリセット出力、１３・・・マイク
ロプロセッサリセット入力、１４・・・出力イネーブル
部端子。
ステムを示すブロック図である。 １・・・マイクロプロセッサ、２・・・ＤＭＡ機構、３
１ ・・・高速プログラムＲＡＭ、４・・・低速プログラム
ＲＯＭ、５・・・アドレスバス、６・・・データバス、
７・・・アドレスバッファ、８・・・データバスバッフ
ァ、９・・・アドレスバッファ、１０・・・データバス
バッファ、１１・・・システムリセット入力、１２・・
・マイクロプロセッサリセット出力、１３・・・マイク
ロプロセッサリセット入力、１４・・・出力イネーブル
部端子。
Claims (1)
- ＲＯＭ組込式のマイクロプロセッサシステムにおいて、
システムリセット時にマイクロプロセッサをリセット状
態にさせてＲＯＭ内のプログラムを高速ＲＡＭへ書込む
ダイレクト・メモリ・アクセス機構を備えたことを特徴
とするマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5374690A JPH03256127A (ja) | 1990-03-07 | 1990-03-07 | マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5374690A JPH03256127A (ja) | 1990-03-07 | 1990-03-07 | マイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256127A true JPH03256127A (ja) | 1991-11-14 |
Family
ID=12951380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5374690A Pending JPH03256127A (ja) | 1990-03-07 | 1990-03-07 | マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286096B1 (en) | 1997-11-05 | 2001-09-04 | Nec Corporation | System for preventing a CPU from an input of a power source until the completion of transferring BIOS data from a hard disk to a main memory |
| JP2007264978A (ja) * | 2006-03-28 | 2007-10-11 | Brother Ind Ltd | 情報処理装置、及びその起動方法 |
-
1990
- 1990-03-07 JP JP5374690A patent/JPH03256127A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286096B1 (en) | 1997-11-05 | 2001-09-04 | Nec Corporation | System for preventing a CPU from an input of a power source until the completion of transferring BIOS data from a hard disk to a main memory |
| JP2007264978A (ja) * | 2006-03-28 | 2007-10-11 | Brother Ind Ltd | 情報処理装置、及びその起動方法 |
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