JPH0447350A - 主記憶読み出し応答制御方式 - Google Patents
主記憶読み出し応答制御方式Info
- Publication number
- JPH0447350A JPH0447350A JP2153754A JP15375490A JPH0447350A JP H0447350 A JPH0447350 A JP H0447350A JP 2153754 A JP2153754 A JP 2153754A JP 15375490 A JP15375490 A JP 15375490A JP H0447350 A JPH0447350 A JP H0447350A
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- Japan
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- data
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Links
- 230000004044 response Effects 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶読み出し応答制御方式に関する。
従来、この種の主記憶読み出し応答制御方式では、ブロ
ック転送中の主記憶読み出しの為に、ブロック転送中の
アドレスを保持するレジスタと、転送中のブロック内ポ
インタを示すカウンタを備え、ブロック転送中に発生し
た主記憶読み出しアドレスが転送中のブロックアドレス
に含まれているかどうかを検出し、含まれているならば
、ブロック内ポインタがブロック転送中に発生した主記
憶読み出しアドレスのブロック内ポインタと一致するタ
イミングで、転送中のデータを読み出しデータとして選
択し、応答を返却していた。
ック転送中の主記憶読み出しの為に、ブロック転送中の
アドレスを保持するレジスタと、転送中のブロック内ポ
インタを示すカウンタを備え、ブロック転送中に発生し
た主記憶読み出しアドレスが転送中のブロックアドレス
に含まれているかどうかを検出し、含まれているならば
、ブロック内ポインタがブロック転送中に発生した主記
憶読み出しアドレスのブロック内ポインタと一致するタ
イミングで、転送中のデータを読み出しデータとして選
択し、応答を返却していた。
上述した従来の主記憶読み出し応答制御方式では、ブロ
ック転送中に発生した主記憶読み出しに対するデータと
してブロック転送中のデータを返却できるタイミングは
ブロック転送中１回しかなく、そのタイミングをのがす
とキャッシュから読み出さなければならない為、ブロッ
ク転送の終了を待たなければならない。従って、この間
は、読み出しデータを使用した処理が行えないという欠
点がある。
ック転送中に発生した主記憶読み出しに対するデータと
してブロック転送中のデータを返却できるタイミングは
ブロック転送中１回しかなく、そのタイミングをのがす
とキャッシュから読み出さなければならない為、ブロッ
ク転送の終了を待たなければならない。従って、この間
は、読み出しデータを使用した処理が行えないという欠
点がある。
本発明の主記憶読み出し応答制御方式は、ブロック転送
中のデータに読み出したいデータが存在するならば、ブ
ロック転送の終了をまたずデータを返却する為に、ブロ
ック転送を行っているデータを格納するブロックバッフ
ァと、プロツクノくソファ内に確定しているデータのポ
インタを示すブロック転送カウンタ値と、ブロック転送
中に発生した主記憶読み出しアドレスのブロック内ポイ
ンタの部分を比較する比較器を有し、比較した結果、ブ
ロックバッファ内に所望のデータが確定していれば、ブ
ロックバッファ内データを返却データとして応答する応
答制御回路を有している。
中のデータに読み出したいデータが存在するならば、ブ
ロック転送の終了をまたずデータを返却する為に、ブロ
ック転送を行っているデータを格納するブロックバッフ
ァと、プロツクノくソファ内に確定しているデータのポ
インタを示すブロック転送カウンタ値と、ブロック転送
中に発生した主記憶読み出しアドレスのブロック内ポイ
ンタの部分を比較する比較器を有し、比較した結果、ブ
ロックバッファ内に所望のデータが確定していれば、ブ
ロックバッファ内データを返却データとして応答する応
答制御回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
メモリアクセス解析回路３０はメモリアクセスコマンド
１０を入力し、解析しブロック転送が必要な場合にブロ
ック転送指示１２を送出し、ブロック転送指示フリップ
フロップ３１のセット及びブロック転送カウンタ３６の
クリアと、ブロック転送アドレスレジスタ４０へ、メモ
リアクセスコマンド１０にともなうメモリアクセスアド
レス１１のセットを行う。
１０を入力し、解析しブロック転送が必要な場合にブロ
ック転送指示１２を送出し、ブロック転送指示フリップ
フロップ３１のセット及びブロック転送カウンタ３６の
クリアと、ブロック転送アドレスレジスタ４０へ、メモ
リアクセスコマンド１０にともなうメモリアクセスアド
レス１１のセットを行う。
ブロック転送カウンタはブロック転送中、すなわち、ブ
ロック転送指示フリップフロップがセットされている間
はインクリメント回路３７の出力をセットする。
ロック転送指示フリップフロップがセットされている間
はインクリメント回路３７の出力をセットする。
但し、インクリメント回路３７では、ブロック転送中に
おいて、データが転送されるタイミングでのみインクリ
メントが行われる様にする。ブロック転送アドレスレジ
スタ４０は、ブロック転送が必要となったアドレスをブ
ロック転送間、保持している。
おいて、データが転送されるタイミングでのみインクリ
メントが行われる様にする。ブロック転送アドレスレジ
スタ４０は、ブロック転送が必要となったアドレスをブ
ロック転送間、保持している。
ブロックバッファ４４は、ブロック転送中にシステムデ
ータバス４１上に送出されている主記憶データを、シス
テムバスインターフェース回路４２を通して入力し、ブ
ロック転送状態値１８をライトポインタとしてブロック
内のデータをすべて格納する。この時、データはキャッ
シュデータ配列３５へ同時に、リードライトデータ線２
２を通じ書き込まれる。この時のキャッシュアドレスは
、キャッシュアドレス選択回路３２でブロック転送アド
レス１７が選択されブロック転送中のキャッシュアドレ
スが保証される。
ータバス４１上に送出されている主記憶データを、シス
テムバスインターフェース回路４２を通して入力し、ブ
ロック転送状態値１８をライトポインタとしてブロック
内のデータをすべて格納する。この時、データはキャッ
シュデータ配列３５へ同時に、リードライトデータ線２
２を通じ書き込まれる。この時のキャッシュアドレスは
、キャッシュアドレス選択回路３２でブロック転送アド
レス１７が選択されブロック転送中のキャッシュアドレ
スが保証される。
ブロック転送中にメモリアクセスコマンド１０として主
記憶読み出しが入力された場合、ブロック転送アドレス
１７と、主記憶読み出しにともなって入力されるメモリ
アクセスアドレス１１とが比較され、所望のデータが転
送中のブロックに含まれているかどうかがディレクトリ
比較器３３によって検出される。
記憶読み出しが入力された場合、ブロック転送アドレス
１７と、主記憶読み出しにともなって入力されるメモリ
アクセスアドレス１１とが比較され、所望のデータが転
送中のブロックに含まれているかどうかがディレクトリ
比較器３３によって検出される。
同時に、メモリアクセスアドレス１１に含まれるブロッ
ク内ポインタ部分がブロック転送カウンタ３６の出力で
あるブロック転送状態値１８とブロックバッファポイン
タ比較器３９によっテ比較され、ブロックバッファ内に
所望のデータが確定したかどうかがチエツクされ、確定
すれば、データ応答タイミング信号２４がブロックバッ
ファポインタ比較器３９から応答制御回路３４へ送出さ
れる。
ク内ポインタ部分がブロック転送カウンタ３６の出力で
あるブロック転送状態値１８とブロックバッファポイン
タ比較器３９によっテ比較され、ブロックバッファ内に
所望のデータが確定したかどうかがチエツクされ、確定
すれば、データ応答タイミング信号２４がブロックバッ
ファポインタ比較器３９から応答制御回路３４へ送出さ
れる。
応答制御回路３４は、ブロック転送中を示すブロック転
送信号１３と、ブロック転送中に発生した主記憶読み出
しアドレスが、転送中のブロックに含まれていることを
示すディレクトリ一致信号１６及びデータ応答タイミン
グ信号２４を入力し、ブロック転送中であっても、ブロ
ック転送アドレス１７に、ブロック転送中に発生した主
記憶読み出しアドレスが含まれ、且つ、ブロックバッフ
ァ４４に所望のデータが確定していれば応答信号１４を
送出する。
送信号１３と、ブロック転送中に発生した主記憶読み出
しアドレスが、転送中のブロックに含まれていることを
示すディレクトリ一致信号１６及びデータ応答タイミン
グ信号２４を入力し、ブロック転送中であっても、ブロ
ック転送アドレス１７に、ブロック転送中に発生した主
記憶読み出しアドレスが含まれ、且つ、ブロックバッフ
ァ４４に所望のデータが確定していれば応答信号１４を
送出する。
同時にリードデータ選択信号１５を送出し、リードデー
タ選択回路３８においてブロックバッファ４４からメモ
リアクセスアドレス１１に含まれるブロック内ポインタ
部分によって読み出したブロックバッファリードデータ
２０を選択し、リードデータ１９として送出する。ブロ
ックバッファには、ブロック転送したデータがすべて格
納され、ブロックバッファにデータが確定したタイミン
グ以降はいつでも読み出し可能となる。
タ選択回路３８においてブロックバッファ４４からメモ
リアクセスアドレス１１に含まれるブロック内ポインタ
部分によって読み出したブロックバッファリードデータ
２０を選択し、リードデータ１９として送出する。ブロ
ックバッファには、ブロック転送したデータがすべて格
納され、ブロックバッファにデータが確定したタイミン
グ以降はいつでも読み出し可能となる。
以上説明した様に、ブロック転送中に発生した主記憶読
み出しのデータが転送中のブロックに含まれる場合、ブ
ロック転送中、システムデータバス上に所望のデータが
送出されているタイミングをのがしてもブロックバッフ
ァにはそのデータが格納されている為、ブロック転送の
終了を待つことなく読み出すことが可能となる。
み出しのデータが転送中のブロックに含まれる場合、ブ
ロック転送中、システムデータバス上に所望のデータが
送出されているタイミングをのがしてもブロックバッフ
ァにはそのデータが格納されている為、ブロック転送の
終了を待つことなく読み出すことが可能となる。
以上説明した様に本発明は、ブロック転送によって主記
憶から取り出されたデータをキャシュデータ配列へ書き
込むと同時に格納するブロックバッファを備え、ブロッ
ク転送中に発生した主記憶読み出しのアドレスが転送中
のブロックに含まれることかディレクトリ比較器によっ
て検出された場合、ブロックバッファ内に所望のデータ
が確定したかどうかを検出するブロックバッファポイン
タ比較器を有することによって、ブロック転送中に発生
した主記憶読み出しがブロック転送中の所望のデータが
システムデータバス上に送出されているタイミングをの
がしても、ブロック／＜ツファ中に所望データが確定す
る為、ブロック転送の終了を待たずにブロックバッファ
から所望データを読み出すことが可能となる。
憶から取り出されたデータをキャシュデータ配列へ書き
込むと同時に格納するブロックバッファを備え、ブロッ
ク転送中に発生した主記憶読み出しのアドレスが転送中
のブロックに含まれることかディレクトリ比較器によっ
て検出された場合、ブロックバッファ内に所望のデータ
が確定したかどうかを検出するブロックバッファポイン
タ比較器を有することによって、ブロック転送中に発生
した主記憶読み出しがブロック転送中の所望のデータが
システムデータバス上に送出されているタイミングをの
がしても、ブロック／＜ツファ中に所望データが確定す
る為、ブロック転送の終了を待たずにブロックバッファ
から所望データを読み出すことが可能となる。
従って、ブロック転送中であってもブロック転送中に発
生した主記憶読み出しに対し、リードデータの返却が可
能となり、このリードデータを使用した処理を進めるこ
とができる。
生した主記憶読み出しに対し、リードデータの返却が可
能となり、このリードデータを使用した処理を進めるこ
とができる。
一般に、プログラムの読み出しや、オペランドの読み出
しに関しては連続したアドレスである場合が多く、本発
明により性能向上が測れる。
しに関しては連続したアドレスである場合が多く、本発
明により性能向上が測れる。
第１図は本発明の一実施例を示すブロック図である。
１０・・・メモリアクセスコマンド、１１・・・メモリ
アクセスアドレス、１２・・・ブロック転送指示、１３
・・・ブロック転送信号、１４・・・応答信号、１５・
・・リードデータ選択信号、１６・・・ディレクトリ一
致信号、１７・・・ブロック転送アドレス、１８・・・
ブロック転送状態値、１９・・・リードデータ、２０・
・・ブロックバッファリードデータ、２１・・・システ
ムバスリードライトデータ、２２・・・リードライトデ
ータ、２３・・・ライトデータ、２４・・・データ応答
タイミング信号、３０・・・メモリアクセス解析回路、
３１・・・ブロック転送指示フリップフロップ、３２・
・・キャッシュアドレス選択回路、３３・・・ディレク
トリ比較器、３４・・・応答制御回路、３５・・・キャ
シュデータ配列、３６・・・ブロック転送カウンタ、３
７・・・インクリメント回路、３８・・・リードデータ
選択回路、３９・・・ブロックバッファポインタ比較器
、４０・・・ブロック転送アドレスレジスタ、４１・・
・システムデータバス、４２・・・システムバスインタ
ーフェース回路、４３・・・ライトデータドライバ、４
４−１１ブロックバッファ０
アクセスアドレス、１２・・・ブロック転送指示、１３
・・・ブロック転送信号、１４・・・応答信号、１５・
・・リードデータ選択信号、１６・・・ディレクトリ一
致信号、１７・・・ブロック転送アドレス、１８・・・
ブロック転送状態値、１９・・・リードデータ、２０・
・・ブロックバッファリードデータ、２１・・・システ
ムバスリードライトデータ、２２・・・リードライトデ
ータ、２３・・・ライトデータ、２４・・・データ応答
タイミング信号、３０・・・メモリアクセス解析回路、
３１・・・ブロック転送指示フリップフロップ、３２・
・・キャッシュアドレス選択回路、３３・・・ディレク
トリ比較器、３４・・・応答制御回路、３５・・・キャ
シュデータ配列、３６・・・ブロック転送カウンタ、３
７・・・インクリメント回路、３８・・・リードデータ
選択回路、３９・・・ブロックバッファポインタ比較器
、４０・・・ブロック転送アドレスレジスタ、４１・・
・システムデータバス、４２・・・システムバスインタ
ーフェース回路、４３・・・ライトデータドライバ、４
４−１１ブロックバッファ０
Claims (1)
- データ処理装置内のキャッシュ・データ配列への主記憶
データのブロック転送を行う為にブロック転送指示フリ
ップフロップ及びブロック転送する主記憶データブロッ
クアドレスを保持するブロック転送アドレスレジスタを
備え、ブロック転送中に発生した主記憶読み出しのアド
レスが該ブロック転送アドレスに含まれているかどうか
を検出するディレクトリ比較器と、前記ブロック転送中
に発生した主記憶アドレスと転送中のブロック内ポイン
タを示すブロック転送カウンタ値を比較し、ブロック転
送中のデータを、前記ブロック転送中に発生した主記憶
読み出しのデータとして応答を返却するタイミングを検
出する比較器を有し、該応答返却タイミングと、前記デ
ィレクトリ比較器出力及びブロック転送指示フリップフ
ロップ出力によって、読み出しデータの応答信号及び読
み出しデータの選択信号を生成する応答制御回路を備え
る主記憶読み出しデータ応答制御方式において、ブロッ
ク転送中のデータを格納する為のブロックバッファを有
し前記ブロック転送中に発生した主記憶読み出しのデー
タとしてブロック転送中データの返却可能タイミングを
検出する比較器を前記ブロックバッファにデータが確定
しているタイミングを検出するブロックバッファポイン
タ比較器とすることと、該ブロックバッファポインタ比
較器により前記ブロックバッファ内にブロック転送中に
発生した主記憶読み出し対するデータが確定したことを
検出した場合該ブロックバッファ内データを該ブロック
転送中に発生した主記憶読み出しデータとして応答する
応答制御回路とを含むことを特徴とした主記憶読み出し
応答制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153754A JPH0447350A (ja) | 1990-06-12 | 1990-06-12 | 主記憶読み出し応答制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153754A JPH0447350A (ja) | 1990-06-12 | 1990-06-12 | 主記憶読み出し応答制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447350A true JPH0447350A (ja) | 1992-02-17 |
Family
ID=15569396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153754A Pending JPH0447350A (ja) | 1990-06-12 | 1990-06-12 | 主記憶読み出し応答制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447350A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168274A (ja) * | 1993-06-25 | 1994-06-14 | Matsushita Electric Ind Co Ltd | 情報検索装置 |
| US6154814A (en) * | 1997-06-16 | 2000-11-28 | Nec Corporation | Cache device that reduces waiting time necessary for a given subsequent request to gain access to the cache |
| JP2007172609A (ja) * | 2005-12-22 | 2007-07-05 | Internatl Business Mach Corp <Ibm> | 効率的かつ柔軟なメモリ・コピー動作 |
-
1990
- 1990-06-12 JP JP2153754A patent/JPH0447350A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168274A (ja) * | 1993-06-25 | 1994-06-14 | Matsushita Electric Ind Co Ltd | 情報検索装置 |
| US6154814A (en) * | 1997-06-16 | 2000-11-28 | Nec Corporation | Cache device that reduces waiting time necessary for a given subsequent request to gain access to the cache |
| JP2007172609A (ja) * | 2005-12-22 | 2007-07-05 | Internatl Business Mach Corp <Ibm> | 効率的かつ柔軟なメモリ・コピー動作 |
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