JPH03256294A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03256294A JPH03256294A JP2055839A JP5583990A JPH03256294A JP H03256294 A JPH03256294 A JP H03256294A JP 2055839 A JP2055839 A JP 2055839A JP 5583990 A JP5583990 A JP 5583990A JP H03256294 A JPH03256294 A JP H03256294A
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- Japan
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- circuit
- output
- power supply
- supply wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置特にその高インピーダンス状態を持つ出力回
路に関し、 出力回路が高インピーダンス状態であるべきなのに、セ
ンスアンプ回路やアドレスバッファー回路やデコーダ回
路などの内部回路の動作による内部回路用電源配線の電
圧変動により出力回路のトランジスタが洩れ電流を流す
のを防ぐことを目的とし、 高インピーダンス状態を持つ出力回路と、該出力回路用
電源配線と、内部回路用電源配線を持つ半導体装置であ
って、該出力回路を制御する信号を発生ずる信号発生回
路の電源を、該出力回路用電源配線で供給する構成とす
る。
路に関し、 出力回路が高インピーダンス状態であるべきなのに、セ
ンスアンプ回路やアドレスバッファー回路やデコーダ回
路などの内部回路の動作による内部回路用電源配線の電
圧変動により出力回路のトランジスタが洩れ電流を流す
のを防ぐことを目的とし、 高インピーダンス状態を持つ出力回路と、該出力回路用
電源配線と、内部回路用電源配線を持つ半導体装置であ
って、該出力回路を制御する信号を発生ずる信号発生回
路の電源を、該出力回路用電源配線で供給する構成とす
る。
本発明は、半導体装置特にその高インピーダンス状態を
持つ出力回路に関する。
持つ出力回路に関する。
半導体装置の出力回路にはＨ，Ｌ、ハイＺの３ステート
をとるものがある。また半導体基板上の内部回路と出力
回路の電源配線を別にしたものがある。本発明はこの種
の半導体装置に係るものである。
をとるものがある。また半導体基板上の内部回路と出力
回路の電源配線を別にしたものがある。本発明はこの種
の半導体装置に係るものである。
記憶素子や論理素子を問わず、近年のディジクル半導体
装置は高速動作を要求されている。このため半導体装置
は負荷を高速に駆動するために出力回路の電流吸引能力
、供給能力を大きくしてきた。ところが、負荷を高速に
駆動すると負荷の容量を高速に充放電することになり、
ピーク電流が発生する。このピーク電流は半導体チップ
に電源を供給する種々の配線のインダクタンス成分に作
用し、チップの電源電圧を大きく変動させてしまう。こ
れにより半導体装置が誤動作することがあるため対策が
求められており、出力回路と内部回路の電源配線を別に
する、はその１つの対策である。
装置は高速動作を要求されている。このため半導体装置
は負荷を高速に駆動するために出力回路の電流吸引能力
、供給能力を大きくしてきた。ところが、負荷を高速に
駆動すると負荷の容量を高速に充放電することになり、
ピーク電流が発生する。このピーク電流は半導体チップ
に電源を供給する種々の配線のインダクタンス成分に作
用し、チップの電源電圧を大きく変動させてしまう。こ
れにより半導体装置が誤動作することがあるため対策が
求められており、出力回路と内部回路の電源配線を別に
する、はその１つの対策である。
〔従来の技術〕
従来の半導体記憶装置の電源配線と出力回路等の回路ブ
ロック図を第７図に示す。半導体記憶装置はパッケージ
に半導体デツプ１１を格納し、パッケージの端子とチッ
プのパッドをワイヤで配線することに構成される。また
、一般に半導体記憶装置は５Ｖ電圧が印加されるＶＣＣ
電源端子と、０■（接地）に接続されるＶ ｓｓ電源端
子、入力信号を与える入力端子、および出力信号が現れ
る出力端子を有する。
ロック図を第７図に示す。半導体記憶装置はパッケージ
に半導体デツプ１１を格納し、パッケージの端子とチッ
プのパッドをワイヤで配線することに構成される。また
、一般に半導体記憶装置は５Ｖ電圧が印加されるＶＣＣ
電源端子と、０■（接地）に接続されるＶ ｓｓ電源端
子、入力信号を与える入力端子、および出力信号が現れ
る出力端子を有する。
１はＶＣＣ電源パッド、２はデータ出力パッド、３は出
力を駆動する出力インバータ回路、５は出力インバータ
回路を制御する信号を発生する出力ハラファー回路、６
は出力ハラファー回路ヘプタ信号を送るセンスアンプ回
路、７はアドレスバッファー回路やデコーダ回路などの
内部回路、９はセンスアンプ回路や出力バッファー回路
やアドレスバッファー回路やデコーダ回路などの内部回
路へＶＣＣ電源を供給するための電源配線（Ｖｃｃｌと
いう）、１０は出力インバータ回路へＶＣ（電源を供給
するための電源配線（Ｖｃｃ２という）、８は電源配線
■６，１と電源配線Ｖｃｃ２へ分かれるまでの電源配線
である。半導体チップ（半導体基板）１１にはこの他に
メモリセルアレイなども形成される。なお本例はＥＰＲ
ＯＭを想定しており、出力はＤＯ〜Ｄ７の８ビット並列
出力でｂる。チップのパッド１．２等とパッケージの端
子ピンとはワイヤボンディングで接続される。
力を駆動する出力インバータ回路、５は出力インバータ
回路を制御する信号を発生する出力ハラファー回路、６
は出力ハラファー回路ヘプタ信号を送るセンスアンプ回
路、７はアドレスバッファー回路やデコーダ回路などの
内部回路、９はセンスアンプ回路や出力バッファー回路
やアドレスバッファー回路やデコーダ回路などの内部回
路へＶＣＣ電源を供給するための電源配線（Ｖｃｃｌと
いう）、１０は出力インバータ回路へＶＣ（電源を供給
するための電源配線（Ｖｃｃ２という）、８は電源配線
■６，１と電源配線Ｖｃｃ２へ分かれるまでの電源配線
である。半導体チップ（半導体基板）１１にはこの他に
メモリセルアレイなども形成される。なお本例はＥＰＲ
ＯＭを想定しており、出力はＤＯ〜Ｄ７の８ビット並列
出力でｂる。チップのパッド１．２等とパッケージの端
子ピンとはワイヤボンディングで接続される。
出力インバータ回路３が外部負荷の容量を高速に充放電
することにより、電源配線ｌＯの電源電圧が大きく変動
する。この電圧変動がセンスアンプ６等の内部回路へ直
接影響を与えないように、電源配線８から電源配線１０
と分かれた電源配線９により内部回路５〜７等へ電源電
圧を供給する。
することにより、電源配線ｌＯの電源電圧が大きく変動
する。この電圧変動がセンスアンプ６等の内部回路へ直
接影響を与えないように、電源配線８から電源配線１０
と分かれた電源配線９により内部回路５〜７等へ電源電
圧を供給する。
出力回路用電源配線１０は内部回路用電源配線９よりか
なり広幅である。出力インバータ回路などがＣＭＯ５回
路であるとラッチアップ現象があり、これを防く意味で
も、広幅の出力回路用電源配線１０を挟んで一方に出力
回路３、他方にその駆動用回路５を置く傾向にある。
なり広幅である。出力インバータ回路などがＣＭＯ５回
路であるとラッチアップ現象があり、これを防く意味で
も、広幅の出力回路用電源配線１０を挟んで一方に出力
回路３、他方にその駆動用回路５を置く傾向にある。
出力インバータ３と出力へソファー回路５の従来例を第
８図に示す。出力ハラファー回路５はｐチャネルＭＯＳ
トランジスタＱ１〜Ｑ５とｎチャネルＭＯ３トランジス
タＱ６〜Ｑ ＋ ｏで構ノ戊され、そのＱｌとＱ６．Ｑ
２とＱ７．Ｑ５とＱ、はＣＭＯＳインバータを構成する
。Ｑ３とＱ、、Ｑ４とＱ、。はＣＭＯＳインバータＱｚ
とＱ７．Ｑｓ とＱ、のアクティブ／インアクティブ
制御用である。出力インバータ３はｐチャネルＭＯ３ト
ランジスタＱＰ、！：ｎチャネルＭＯ３トランジスタＱ
Ｎで構成され、これらのＱＰ、ＱＮは３ステートのＣＭ
ＯＳインバータを構成する。ＳＤはセンスアンプ６から
のデータ信号であり、出力インバータ回路３の出力は出
力パッド２を経て外部負荷へ至る。Ｚ、７は出力を高イ
ンピーダンス（ハイＺ）にする出力制御信号である。
８図に示す。出力ハラファー回路５はｐチャネルＭＯＳ
トランジスタＱ１〜Ｑ５とｎチャネルＭＯ３トランジス
タＱ６〜Ｑ ＋ ｏで構ノ戊され、そのＱｌとＱ６．Ｑ
２とＱ７．Ｑ５とＱ、はＣＭＯＳインバータを構成する
。Ｑ３とＱ、、Ｑ４とＱ、。はＣＭＯＳインバータＱｚ
とＱ７．Ｑｓ とＱ、のアクティブ／インアクティブ
制御用である。出力インバータ３はｐチャネルＭＯ３ト
ランジスタＱＰ、！：ｎチャネルＭＯ３トランジスタＱ
Ｎで構成され、これらのＱＰ、ＱＮは３ステートのＣＭ
ＯＳインバータを構成する。ＳＤはセンスアンプ６から
のデータ信号であり、出力インバータ回路３の出力は出
力パッド２を経て外部負荷へ至る。Ｚ、７は出力を高イ
ンピーダンス（ハイＺ）にする出力制御信号である。
出力制御信号Ｚがし、同７がＨのときＱ４オン、Ｑ ＋
ｏオフ、Ｑ３オフ、Ｑａオンであるからこれらのトラ
ンジスタはないのと同しになり、出力バッファー回路は
２段のＣＭＯＳインバータとなって、５Ｄ＝ＯＵ＝ＯＤ
になり、出力インバータ３の出力はその反転ＳＤになる
。
ｏオフ、Ｑ３オフ、Ｑａオンであるからこれらのトラ
ンジスタはないのと同しになり、出力バッファー回路は
２段のＣＭＯＳインバータとなって、５Ｄ＝ＯＵ＝ＯＤ
になり、出力インバータ３の出力はその反転ＳＤになる
。
出力制御信号ＺがＨ，ＺがＬのとき、Ｑ４オフ、Ｑ ＋
ｏオンでＯＤはＬｌまたＱ、オン、Ｑ８オフで○Ｕは
Ｈ１従ってトランジスタＱＰ、ＱＮは共にオフで、出力
インバータ３は高インピーダンスになる。しかし、出力
制御信号Ｚ、７とは別に、チップの動作状態／待機状態
選択信号によりチップは動作状態になることがあり、こ
のときセンスアンプ回路やアドレスバッファー回路やデ
コーダ回路などの内部回路が動作して電流を流し、電源
配線Ｖｃｃｌの電源電圧が変動する。特にセンスアンプ
回路では大電流が流れるので、出力が８ビット以上の半
導体記憶装置ではこのＶｃｃｌの変動が大きい。そこで
Ｖｃｃｌは電源線８の電圧ＶＣＣより低くなり、一方、
Ｖｃｃ２は出力インバータが電流を流していないので■
。、と等しい。出力インバータ３はゲート制御信号ＯＵ
がＶｃｃｌであるので電源配線Ｖｃｃｌの電圧変動に応
して出力インバータのトランジスタＱＰにゲート電圧Ｖ
ＧＳとしてＶｃｃｌＶｃｃ２が生し、これが閾値を越え
るとトランジスタＱＰが電流を流す。
ｏオンでＯＤはＬｌまたＱ、オン、Ｑ８オフで○Ｕは
Ｈ１従ってトランジスタＱＰ、ＱＮは共にオフで、出力
インバータ３は高インピーダンスになる。しかし、出力
制御信号Ｚ、７とは別に、チップの動作状態／待機状態
選択信号によりチップは動作状態になることがあり、こ
のときセンスアンプ回路やアドレスバッファー回路やデ
コーダ回路などの内部回路が動作して電流を流し、電源
配線Ｖｃｃｌの電源電圧が変動する。特にセンスアンプ
回路では大電流が流れるので、出力が８ビット以上の半
導体記憶装置ではこのＶｃｃｌの変動が大きい。そこで
Ｖｃｃｌは電源線８の電圧ＶＣＣより低くなり、一方、
Ｖｃｃ２は出力インバータが電流を流していないので■
。、と等しい。出力インバータ３はゲート制御信号ＯＵ
がＶｃｃｌであるので電源配線Ｖｃｃｌの電圧変動に応
して出力インバータのトランジスタＱＰにゲート電圧Ｖ
ＧＳとしてＶｃｃｌＶｃｃ２が生し、これが閾値を越え
るとトランジスタＱＰが電流を流す。
内部回路に流れた大電流で電源電圧は高電位側Ｖｃｃ１
で下り、低電位側■５，１で上る。この影響でゲート制
御電圧ＯＤが上り、トランジスタＱＮにゲート電圧ＶＣ
，ＳとしてＶｓ、１−Ｖｓｓ２が生し、これが閾値を越
えるとトランジスタＱＮがオンになる。
で下り、低電位側■５，１で上る。この影響でゲート制
御電圧ＯＤが上り、トランジスタＱＮにゲート電圧ＶＣ
，ＳとしてＶｓ、１−Ｖｓｓ２が生し、これが閾値を越
えるとトランジスタＱＮがオンになる。
本発明は、出力回路が高インピーダンス状態であるべき
なのに、センスアンプ回路やアドレスバッファー回路や
デコーダ回路などの内部回路の動作による内部回路用電
源配線の電圧変動により出力回路のトランジスタが洩れ
電流を流すのを防ぐことを目的とするものである。
なのに、センスアンプ回路やアドレスバッファー回路や
デコーダ回路などの内部回路の動作による内部回路用電
源配線の電圧変動により出力回路のトランジスタが洩れ
電流を流すのを防ぐことを目的とするものである。
第１図に示すように本発明では出力インノ＼−タ（出力
回路）３を制御する信号を発生ずる信号発生回路（出カ
バソファー回路４等）１２の電源配線を、出力インバー
タ３の電源配線１０と同しにする。
回路）３を制御する信号を発生ずる信号発生回路（出カ
バソファー回路４等）１２の電源配線を、出力インバー
タ３の電源配線１０と同しにする。
または出力インバータ３を構成するＭｏ５ｔ・ランジス
タＱＰ及び又はＱＮの閾値電圧を、内部回路用電源配線
９で給電される出力パッファ−５の出力電圧の、該電源
配線９の電圧変動による変動ではオンしない値にする。
タＱＰ及び又はＱＮの閾値電圧を、内部回路用電源配線
９で給電される出力パッファ−５の出力電圧の、該電源
配線９の電圧変動による変動ではオンしない値にする。
なおこの場合は信号発生回路１２は不要で、出力バッフ
ァー回路５の出力で直接出力インバータ３を制御する。
ァー回路５の出力で直接出力インバータ３を制御する。
全図を通してそうであるが、この図で他の図と同し部分
には同し符号が付しである。
には同し符号が付しである。
この構成で、高インピーダンス（ハイＺ）状態の出力回
路が洩れ電流を流すようなことがなくなる。
路が洩れ電流を流すようなことがなくなる。
即ち、出力回路３が（ＪＯＳインバータであり、そのｐ
、ｎチャネルＭＯ３）ランジスクＱＰ、ＱＮへ制御信号
を供給する信号発生回路４が、出力回路３と同じ電源配
線で給電されるなら、該信号発生回路４の出力電圧が内
部回路用電源配線９の電圧変動を受けなく（詳しくは受
は難く）なり、該電圧変動でトランジスタＱＰ及び又は
ＱＮがオンになるのを回避できる。
、ｎチャネルＭＯ３）ランジスクＱＰ、ＱＮへ制御信号
を供給する信号発生回路４が、出力回路３と同じ電源配
線で給電されるなら、該信号発生回路４の出力電圧が内
部回路用電源配線９の電圧変動を受けなく（詳しくは受
は難く）なり、該電圧変動でトランジスタＱＰ及び又は
ＱＮがオンになるのを回避できる。
同様な効果は、トランジスタＱＰ、ＱＮの閾値を高くす
ることでも得られる。即ち出力インバータ３は出力パッ
ファ−５で駆動し、従って出力インバークの制御信号は
内部回路用電源配線９の電圧変動の影響を受けるが、こ
の電圧変動程度ではＱＰ、ＱＮがオンしない閾値にして
おけば、洩れ電流発生を防止できる。
ることでも得られる。即ち出力インバータ３は出力パッ
ファ−５で駆動し、従って出力インバークの制御信号は
内部回路用電源配線９の電圧変動の影響を受けるが、こ
の電圧変動程度ではＱＰ、ＱＮがオンしない閾値にして
おけば、洩れ電流発生を防止できる。
第１図では■。、電源バンドｌから共通電源配線８が延
び、これより内部回路用電源配線９と出力回路用電源配
線ｌＯが分岐するが、これは第２図に示すようにしても
よい。即ち共通電源配線８を廃して、内部回路用、出力
回路用電源配線９゜１０を直接ＶＣＣ電源バット１へ接
続してもよい。
び、これより内部回路用電源配線９と出力回路用電源配
線ｌＯが分岐するが、これは第２図に示すようにしても
よい。即ち共通電源配線８を廃して、内部回路用、出力
回路用電源配線９゜１０を直接ＶＣＣ電源バット１へ接
続してもよい。
また第３図に示すようにＶＣＣ電源パッドも別にし、こ
れらの電源バラｔ”ｌａ、ｌｂを共通のパッケージ電源
端子ピン１２ヘワイヤボンデイングし０ てもよい。
れらの電源バラｔ”ｌａ、ｌｂを共通のパッケージ電源
端子ピン１２ヘワイヤボンデイングし０ てもよい。
また第４図に示すようにパッケージのＶＣＣ電源端子ビ
ンも別にし、これらの電源端子ピン１２ａと電源バッド
１ａ、同１２ｂと１ｂ、をワイヤボンディングしてもよ
い。
ンも別にし、これらの電源端子ピン１２ａと電源バッド
１ａ、同１２ｂと１ｂ、をワイヤボンディングしてもよ
い。
第１図などの出力ハッファ−４と出カバソファ５は第５
図に示すように、第８図の出力ハッファ−５を２分して
各々の電源を異ならせたものでよい。即ち第８図の出カ
バソファ−５は１段１］のＣＭＯＳインハ゛−夕Ｑ、、
Ｑ、と、２段目のＣＭＯＳインバータＱ２．Ｑ３．Ｑ、
、Ｑ、とＱ、、Ｑ５．Ｑｌ、Ｑ、、からなるが、第５図
ではこの１段目と２段目を分離し、前者はＶｃｃｌ配線
即配線部回路用電源配線９で給電し、後者は■。ｏ２配
線即ち出力回路用電源配線ＩＯで給電する。
図に示すように、第８図の出力ハッファ−５を２分して
各々の電源を異ならせたものでよい。即ち第８図の出カ
バソファ−５は１段１］のＣＭＯＳインハ゛−夕Ｑ、、
Ｑ、と、２段目のＣＭＯＳインバータＱ２．Ｑ３．Ｑ、
、Ｑ、とＱ、、Ｑ５．Ｑｌ、Ｑ、、からなるが、第５図
ではこの１段目と２段目を分離し、前者はＶｃｃｌ配線
即配線部回路用電源配線９で給電し、後者は■。ｏ２配
線即ち出力回路用電源配線ＩＯで給電する。
ハイＺ状態では信号ＺがＨ１１分７がＬであり、これで
Ｑ３オン、Ｑ８オフ、従って２段目出力ＯＵはＨレベル
即ちＶｃｃ２であり、またＱ４オフ、Ｑｌｏオンである
から２段目出力ＯＤはＬレベル即ちＶ５Ｓ２であり、従
ってトランジスタＱＰ、ＱＮにゲート・ソース間電圧は
発生せず、これらのトランジスタがオンになることはな
い。Ｖｃｃｌの電圧変動は１段［ＩＱ、、Ｑ、の出力変
動を招くが、２段目出力ＯＵ、ＯＤはＶｃｃ２．Ｖ＝−
２により決まり、■０，１の変動の影響を受けない。
Ｑ３オン、Ｑ８オフ、従って２段目出力ＯＵはＨレベル
即ちＶｃｃ２であり、またＱ４オフ、Ｑｌｏオンである
から２段目出力ＯＤはＬレベル即ちＶ５Ｓ２であり、従
ってトランジスタＱＰ、ＱＮにゲート・ソース間電圧は
発生せず、これらのトランジスタがオンになることはな
い。Ｖｃｃｌの電圧変動は１段［ＩＱ、、Ｑ、の出力変
動を招くが、２段目出力ＯＵ、ＯＤはＶｃｃ２．Ｖ＝−
２により決まり、■０，１の変動の影響を受けない。
出力インバータ３へ制御信号を供給する信３発生回路１
２は出力バッファーとは別にしてもよ（、この例を第６
図に示す。第６図のｐチャネルＭＯＳ ＋−ランジスタ
Ｑ ＋ ＋とｎチャネルＭＯＳ ＬランジスタＱ ＋
ｚが該信号発生回路を構成し、これらは出力回路の電源
配線ｖＣＣ２，■ＳＳ２より給電される。
２は出力バッファーとは別にしてもよ（、この例を第６
図に示す。第６図のｐチャネルＭＯＳ ＋−ランジスタ
Ｑ ＋ ＋とｎチャネルＭＯＳ ＬランジスタＱ ＋
ｚが該信号発生回路を構成し、これらは出力回路の電源
配線ｖＣＣ２，■ＳＳ２より給電される。
出カバソファ−４，５は第８図の出カバソファ−５と同
しである。この第６図でも、ハイＺ状態では信号ＺがＨ
，信号７がＬで、このときトランジスタＱ ＋ ＋がオ
ン、Ｑ、□もオンであるから、２段目出カバソファ−の
出力ＯＵはＶｃｃ２へプルアップ、ＯＤは■、、ｓ２ヘ
プルダウンされ、出力インバータのトランジスタＱＰ、
ＱＮにゲート・ソース間電圧が発生ずることはなく、従
って出力回路の洩れ電流はない。
しである。この第６図でも、ハイＺ状態では信号ＺがＨ
，信号７がＬで、このときトランジスタＱ ＋ ＋がオ
ン、Ｑ、□もオンであるから、２段目出カバソファ−の
出力ＯＵはＶｃｃ２へプルアップ、ＯＤは■、、ｓ２ヘ
プルダウンされ、出力インバータのトランジスタＱＰ、
ＱＮにゲート・ソース間電圧が発生ずることはなく、従
って出力回路の洩れ電流はない。
１
２
出力回路の洩れ電流は、トランジスタＱＰ、ＱＮの閾値
電圧の選択によっても阻止できる。通常、出力回路のト
ランジスタＱＰ、ＱＮは、電流吸引能力、電流供給能力
を大きくするため、閾値電圧が１ｖ以下の一番駆動能力
の高いトランジスタを用いるが、これを例えば１．５Ｖ
以上Ｇこすることにより洩れ電流発生を回避することが
できる。即ら、内部回路の電流変動で内部回路電源Ｖｃ
ｃｌが変動し、つれて該電源で給電される出力バッファ
ーの出力電圧が変動するが、これが１．５以」二になる
ことはまずない。
電圧の選択によっても阻止できる。通常、出力回路のト
ランジスタＱＰ、ＱＮは、電流吸引能力、電流供給能力
を大きくするため、閾値電圧が１ｖ以下の一番駆動能力
の高いトランジスタを用いるが、これを例えば１．５Ｖ
以上Ｇこすることにより洩れ電流発生を回避することが
できる。即ら、内部回路の電流変動で内部回路電源Ｖｃ
ｃｌが変動し、つれて該電源で給電される出力バッファ
ーの出力電圧が変動するが、これが１．５以」二になる
ことはまずない。
内部回路電源Ｖｃｃｌの変動はセンスアンプの動作／不
動作などで発生し、これらが多い程、大きい。センスア
ンプの個数は出力端子数に関係するので、出力端子数が
多い、例えば図示の例のように８端子などであると大き
な電圧変動が発生し、出力インバータに洩れ電流を発生
ずる恐れが出てくる。従って本発明ばか象る多端子型Ｉ
Ｃで有効である。
動作などで発生し、これらが多い程、大きい。センスア
ンプの個数は出力端子数に関係するので、出力端子数が
多い、例えば図示の例のように８端子などであると大き
な電圧変動が発生し、出力インバータに洩れ電流を発生
ずる恐れが出てくる。従って本発明ばか象る多端子型Ｉ
Ｃで有効である。
出力回路用電源配線１０と内部回路用電源配線９の各電
圧の差は各々の配線長に関係し、これが長い程大きいか
ら、第１図よりは第２図、第２図よりは第３図、第３図
よりは第４図の力が差電圧が大きく、本発明が有効にな
る。電源配線９とｌＯは共に例えば５Ｖである電源電圧
Ｖｃｃを受けるが、両者の分岐点以降の配線部分のイン
ピーダンスと電流の積が電圧降下になり、この電圧降下
の差が上記差電圧になる。
圧の差は各々の配線長に関係し、これが長い程大きいか
ら、第１図よりは第２図、第２図よりは第３図、第３図
よりは第４図の力が差電圧が大きく、本発明が有効にな
る。電源配線９とｌＯは共に例えば５Ｖである電源電圧
Ｖｃｃを受けるが、両者の分岐点以降の配線部分のイン
ピーダンスと電流の積が電圧降下になり、この電圧降下
の差が上記差電圧になる。
以上説明したように本発明によれば、半導体装置の出力
回路が高インピーダンス状態であるべきなのに、センス
アンプ回路やアドレスバッファー回路やデコーダ回路な
どの内部回路の動作による内部回路用電源配線の電圧変
動により出力回路のｌ−ランジスクが洩れ電流を流す従
って高インピダンスでなくなるのを防くことができる。
回路が高インピーダンス状態であるべきなのに、センス
アンプ回路やアドレスバッファー回路やデコーダ回路な
どの内部回路の動作による内部回路用電源配線の電圧変
動により出力回路のｌ−ランジスクが洩れ電流を流す従
って高インピダンスでなくなるのを防くことができる。
第１図は本発明の原理図、
第２図〜第４図は本発明の実施例構成ｌ〜３の３
４
説明図、
第５図および第６図は本発明の実施例回路１゜２を示す
回路図、 第７図は従来例の説明図、 第８図は従来回路例を示す回路図である。 第１図で３は出力回路、１２（４）は信号発生回路、９
は内部回路用電源配線、１０は出力回路用電源配線、Ｑ
Ｐ、ＱＮはＭＯＳトランジスタである。
回路図、 第７図は従来例の説明図、 第８図は従来回路例を示す回路図である。 第１図で３は出力回路、１２（４）は信号発生回路、９
は内部回路用電源配線、１０は出力回路用電源配線、Ｑ
Ｐ、ＱＮはＭＯＳトランジスタである。
Claims (1)
- 【特許請求の範囲】 １）高インピーダンス状態を持つ出力回路（３）と、該
出力回路用電源配線（１０）と、内部回路用電源配線（
９）を持つ半導体装置であって、該出力回路を制御する
信号を発生する信号発生回路（１２）の電源を、該出力
回路用電源配線で供給することを特徴とする半導体装置
。 ２）ＭＯＳトランジスタ（ＱＰ、ＱＮ）で構成され高イ
ンピーダンス状態を持つ出力回路（３）と、該出力回路
用電源配線（１０）と、内部回路用電源配線（９）と、
該内部回路用電源配線で給電され、該出力回路のＭＯＳ
トランジスタを制御する信号を発生する信号発生回路（
１２）を持つ半導体装置であって、 該出力回路のＭＯＳトランジスタに、内部回路用電源配
線の電圧変動による前記信号発生回路の出力電圧の変動
ではオンしない閾値を持たせたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055839A JPH03256294A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055839A JPH03256294A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256294A true JPH03256294A (ja) | 1991-11-14 |
Family
ID=13010167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055839A Pending JPH03256294A (ja) | 1990-03-07 | 1990-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256294A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165756A (ja) * | 1984-02-08 | 1985-08-28 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
| JPH01262653A (ja) * | 1988-04-13 | 1989-10-19 | Nec Corp | 半導体集積記憶回路装置の多層配線構造 |
-
1990
- 1990-03-07 JP JP2055839A patent/JPH03256294A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165756A (ja) * | 1984-02-08 | 1985-08-28 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
| JPH01262653A (ja) * | 1988-04-13 | 1989-10-19 | Nec Corp | 半導体集積記憶回路装置の多層配線構造 |
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