JPH0459720B2 - - Google Patents
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- JPH0459720B2 JPH0459720B2 JP12691983A JP12691983A JPH0459720B2 JP H0459720 B2 JPH0459720 B2 JP H0459720B2 JP 12691983 A JP12691983 A JP 12691983A JP 12691983 A JP12691983 A JP 12691983A JP H0459720 B2 JPH0459720 B2 JP H0459720B2
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- 108090000699 N-Type Calcium Channels Proteins 0.000 claims 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices for plural loads
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Read Only Memory (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Electronic Switches (AREA)
Description
技術分野
本発明は半導体回路に関し、より詳細には、紫
外線消去電気的書込方式ROM（EPROM）や電気
的消去書込方式ROM（EEPROM）等の、書込時
にのみ高電圧の印加を必要とする様なデバイスに
適用可能な電源切換回路に関するものである。 従来技術 EPROMやEEPROMに於いては、書込時には
通常20〜21Vの高電圧VPPを内部電源電圧として
供給し、読出動作時には通常5Vの電圧VCCを内部
電源電圧として供給する。従来、VPPピンは独立
したピンであつて他の信号が印加される事はなか
つた。又、EPROMは通常NMOS構造であつて
内部の電源切換回路もNMOSトランジスタによ
り構成されていた。しかし、最近、集積度が向上
しEPROMの記憶容量が大きくなると共に、電力
消費量を少なくする為にCMOS構造とした
EPROMが開発されている。このような記憶容量
の増大に伴つて、ピン数を増やさないために書込
電源用のVPPピンとモード制御信号用ピンとに同
一ピン（VPP／READピンと呼ぶ。）を使用する
場合がでてきた。このVPP／READピンには、書
込時には高電圧VPPが印加され、一方読出動作時
には０〜5Vの制御信号が印加される。又、
CMOS構造とした為に内部の電源切換回路も
CMOS構成とする事が必要となつた。第１図に、
従来のCMOS構成の電源切換回路の例を示す。
第１図に於いて、VCC電源電圧が供給される端子
１１にはＮチヤネルエンハンスメントトランジス
タ２０のドレイン電極が接続される、VPP電源電
圧が供給される端子１２にはＮチヤネルエンハン
スメントトランジスタ１９のドレイン電極が接続
され、トランジスタ２０とトランジスタ１９の両
ソース電極が出力端子１４に接続されている。電
源切換制御信号が入力される端子１３はト
ランジスタ２０のゲート電極に接続されており、
PRG信号が“Ｈ”の時トランジスタ２０はONと
なり端子１４の電圧レベルはV′CCとなる。一方、
端子１３からの信号は後述する逆流防止用トラン
ジスタ１５と、Ｐチヤネルトランジスタ１７、Ｎ
チヤネルトランジスタ１８からなるCMOSイン
バータを介してトランジスタ１９のゲート電極に
接続されており、信号が“Ｌ”の時トラン
ジスタ１７がONとなつてトランジスタ１９のゲ
ート電位をVPPにするからトランジスタ１９も
ONとなり端子１４の電圧レベルはV′PPとなる。
CMOSインバータはトランジスタ１７とトラン
ジスタ１８の直列接続によつて構成されており、
トランジスタ１７のソース電極はVPP電源電圧に
接続されトランジスタ１８のソース電極は接地さ
れている。CMOSインバータを構成しているト
ランジスタ１７，１８の両ゲート電極は、Ｎチヤ
ネルトランジスタ１５のソース電極とＰチヤネル
トランジスタ１６のドレイン電極に接続されてい
る。トランジスタ１６はソース電極をVPP電源電
圧に、又ゲート電極をトランジスタ１７，１８の
両ドレイン電極に接続されており、信号が
“Ｈ”となつたときトランジスタ１７，１８の両
ゲート電極の電圧をVPPとしてトランジスタ１７
をOFF、トランジスタ１８をONにする為のもの
である。即ち、トランジスタ１９のゲート電圧を
OVとしてトランジスタ１９をOFFにする。一
方、トランジスタ１５はソース電極を端子１３
に、ゲート電極をVCC電源電圧に接続されてお
り、端子１３に対してVCC電圧レベル以上の電流
が逆流するのを防止している。これらの回路は接
地されたＰ形基体上に公知のCMOS製造技術を
用いて形成されている。従つて、Ｎチヤネルトラ
ンジスタ１５，１８，１９，２０の基板の電位は
接地レベルである。一方Ｐチヤネルトランジスタ
１６，１７は夫々Ｎウエル中に形成されており、
それぞれのソース電極と基板を接続する事によつ
て基板の電位はトランジスタ１６，１７共VPPに
してある。 第１図の回路に於いては、信号によりト
ランジスタ１９とトランジスタ２０のスイツチン
グを制御して出力電圧を切換える事は可能であ
る。しかし、トランジスタ２０とトランジスタ１
９の出力電圧はトランジスタのしきい値電圧分だ
けVCC，VPPより低くなる。すなわち、信号
が“Ｈ”のとき、トランジスタ２０のゲート電
圧、ドレイン電圧は共にVCCであり出力電圧とし
てのソース電圧V′CCはV′CC＝VCC−VT1となる。た
だしVT1はトランジスタ２０のしきい値電圧であ
る。又、信号が“Ｌ”のとき、トランジス
タ１９のゲート電圧、ドレイン電圧は共にVPPで
あり出力電圧としてのソース電圧V′PP＝VPP−
VT2となる。ただしVT2はトランジスタ１９のし
きい値電圧である。更に、トランジスタ１９，２
０の基板は接地されている為これらのしきい値電
圧VT1，VT2は基板バイアス効果による上昇分
ΔVT1，ΔVT2をも含んでおり、出力電圧が高くな
る程大きくなるから、特に高電圧VPP側のスイツ
チングを行なうトランジスタ１９に於ける電圧降
下の影響は無視できない程である。この様な出力
電圧の電圧降下を防止する為に第２図に示す如く
トランジスタ１９をＰチヤネルトランジスタ１
９′に変更して、トランジスタ１９′のソース電極
と基板を接続すると共に端子１２に接続し、ドレ
イン電極を端子１４に接続し、ゲート電極をトラ
ンジスタ１７のドレイン電極に接続するという方
法がある。尚、端子１３′にはPRG信号が入力さ
れる。しかし、この方法の場合、電圧降下は防止
出来るがPRG信号が“Ｌ”（読出時）で端子１２
にモード判別用制御信号としてOVが印加された
ときに、Ｐチヤネルトランジスタ１９′のソース
電極及びＮウエル基板はOVであるにもかかわら
ずドレイン電極がVCCとなる為ドレイン電極とＮ
ウエル基板間が順バイアスとなつて端子１２に対
して電流が流れてしまうという問題が発生する。 目 的 本発明は以上の問題を解消するために成された
ものであつて、VPP電源電圧を電圧降下させるこ
となく内部電源に供給する事が可能で、且つVPP
端子が非書込時にVCC以下の電圧になつても電流
のまわり込みや逆流の発生しない電源切換回路を
提供する事を目的とする。 構 成 本発明の構成について、以下、具体的な実施例
に基づいて説明する。第３図は本発明の電源切換
回路をCMOS構成で且つ、VPPピンとモード判別
制御信号用ピンが独立した別のピンであるものに
適した場合の１回路例を示す回路図である。従つ
てVPPピンに高電圧VPPが印加されている状態で、
モード制御信号PRGにより内部電源電圧の切換
を行なう。PRG信号が“Ｈ”の時書込モードで
あり“Ｌ”の時読出モードである。第３図に於い
て、モード制御信号ピンに接続されたモード制御
信号入力端子４４はその後２つに分岐して、一方
はインバータ４２を介して電源切換回路３０の切
換信号入力端子２３に接続され、他方は点線で囲
まれたインバータ回路４３を介して電源切換回路
の切換信号入力端子２４に接続されている。モー
ド制御信号入力端子４４の入力信号PRGが“Ｈ”
の時端子２３，２４に於いては、“Ｌ”となり電
源切換回路３０は出力電圧端子２５にVPPを出力
し、PRG信号が“Ｌ”の時出力電圧端子２５に
VCCを出力する。インバータ回路４３に於いて、
第１図の回路のものと同一の構成要素に対しては
同一の参照符号を付してあり、その作用も同一で
ある。即ち、トランジスタ１５は逆流防止用であ
り、トランジスタ１６はトランジスタ１８を
OFFさせる為のものであり、トランジスタ１７
とトランジスタ１８はCMOSインバータを構成
するものである。電源切換回路３０のVCC電源端
子２１とVPP電源端子２２はEPROMのVCCピン
とVPPピンに電気的に接続されている。VCC電源
端子２１と出力電圧端子２５の間にはＰチヤネル
トランジスタ３５とＰチヤネルトランジスタ３３
が直列に接続されており、VPP電源端子と出力電
圧端子２５の間にはＰチヤネルトランジスタ３１
とＰチヤネルトランジスタ３２が直列に接続され
ている。本実施例のEPROMはＰ形基体上に形成
されている為、上記のＰチヤネルトランジスタ３
１，３２，３３，３５は夫々Ｎウエル中に形成さ
れており、トランジスタ３１，３５のＮウエル基
板３１ｃ，３５ｃはソース電極３１ａ，３５ａを
介して夫々VPP電源端子２２、VCC電源端子２１
に電気的に接続されている。又、トランジスタ３
２，３３のＮウエル基板３２ｃ，３３ｃはドレイ
ン電極３２ｂ，３３ｂを介して共に出力電圧端子
２５に電気的に接続されている。トランジスタ３
１のゲート電極は端子２４に、トランジスタ３２
のゲート電極は端子２３に接続されると共に、端
子２３には更にＮチヤネルトランジスタ３４のゲ
ート電極も接続されている。トランジスタ３１の
ドレイン電極３１ｂはトランジスタ３２のソース
電極３２ａ、トランジスタ３４のドレイン電極、
トランジスタ３３のゲート電極に接続されてい
る。一方、Ｎチヤネルトランジスタ３６のドレイ
ン電極とゲート電極はVCC電源端子２１に電気的
に接続され、ソース電極は出力電圧端子２５に接
続されると共にインバータ３７の入力端子に接続
されている。このインバータ３７の出力端子はト
ランジスタ３５のゲート電極に接続されている。 次に、電源切換回路３０の動作について説明す
る。まず、各モードに於ける各トランジスタの動
作状態及び各端子の電圧レベルを表１に示す。
外線消去電気的書込方式ROM（EPROM）や電気
的消去書込方式ROM（EEPROM）等の、書込時
にのみ高電圧の印加を必要とする様なデバイスに
適用可能な電源切換回路に関するものである。 従来技術 EPROMやEEPROMに於いては、書込時には
通常20〜21Vの高電圧VPPを内部電源電圧として
供給し、読出動作時には通常5Vの電圧VCCを内部
電源電圧として供給する。従来、VPPピンは独立
したピンであつて他の信号が印加される事はなか
つた。又、EPROMは通常NMOS構造であつて
内部の電源切換回路もNMOSトランジスタによ
り構成されていた。しかし、最近、集積度が向上
しEPROMの記憶容量が大きくなると共に、電力
消費量を少なくする為にCMOS構造とした
EPROMが開発されている。このような記憶容量
の増大に伴つて、ピン数を増やさないために書込
電源用のVPPピンとモード制御信号用ピンとに同
一ピン（VPP／READピンと呼ぶ。）を使用する
場合がでてきた。このVPP／READピンには、書
込時には高電圧VPPが印加され、一方読出動作時
には０〜5Vの制御信号が印加される。又、
CMOS構造とした為に内部の電源切換回路も
CMOS構成とする事が必要となつた。第１図に、
従来のCMOS構成の電源切換回路の例を示す。
第１図に於いて、VCC電源電圧が供給される端子
１１にはＮチヤネルエンハンスメントトランジス
タ２０のドレイン電極が接続される、VPP電源電
圧が供給される端子１２にはＮチヤネルエンハン
スメントトランジスタ１９のドレイン電極が接続
され、トランジスタ２０とトランジスタ１９の両
ソース電極が出力端子１４に接続されている。電
源切換制御信号が入力される端子１３はト
ランジスタ２０のゲート電極に接続されており、
PRG信号が“Ｈ”の時トランジスタ２０はONと
なり端子１４の電圧レベルはV′CCとなる。一方、
端子１３からの信号は後述する逆流防止用トラン
ジスタ１５と、Ｐチヤネルトランジスタ１７、Ｎ
チヤネルトランジスタ１８からなるCMOSイン
バータを介してトランジスタ１９のゲート電極に
接続されており、信号が“Ｌ”の時トラン
ジスタ１７がONとなつてトランジスタ１９のゲ
ート電位をVPPにするからトランジスタ１９も
ONとなり端子１４の電圧レベルはV′PPとなる。
CMOSインバータはトランジスタ１７とトラン
ジスタ１８の直列接続によつて構成されており、
トランジスタ１７のソース電極はVPP電源電圧に
接続されトランジスタ１８のソース電極は接地さ
れている。CMOSインバータを構成しているト
ランジスタ１７，１８の両ゲート電極は、Ｎチヤ
ネルトランジスタ１５のソース電極とＰチヤネル
トランジスタ１６のドレイン電極に接続されてい
る。トランジスタ１６はソース電極をVPP電源電
圧に、又ゲート電極をトランジスタ１７，１８の
両ドレイン電極に接続されており、信号が
“Ｈ”となつたときトランジスタ１７，１８の両
ゲート電極の電圧をVPPとしてトランジスタ１７
をOFF、トランジスタ１８をONにする為のもの
である。即ち、トランジスタ１９のゲート電圧を
OVとしてトランジスタ１９をOFFにする。一
方、トランジスタ１５はソース電極を端子１３
に、ゲート電極をVCC電源電圧に接続されてお
り、端子１３に対してVCC電圧レベル以上の電流
が逆流するのを防止している。これらの回路は接
地されたＰ形基体上に公知のCMOS製造技術を
用いて形成されている。従つて、Ｎチヤネルトラ
ンジスタ１５，１８，１９，２０の基板の電位は
接地レベルである。一方Ｐチヤネルトランジスタ
１６，１７は夫々Ｎウエル中に形成されており、
それぞれのソース電極と基板を接続する事によつ
て基板の電位はトランジスタ１６，１７共VPPに
してある。 第１図の回路に於いては、信号によりト
ランジスタ１９とトランジスタ２０のスイツチン
グを制御して出力電圧を切換える事は可能であ
る。しかし、トランジスタ２０とトランジスタ１
９の出力電圧はトランジスタのしきい値電圧分だ
けVCC，VPPより低くなる。すなわち、信号
が“Ｈ”のとき、トランジスタ２０のゲート電
圧、ドレイン電圧は共にVCCであり出力電圧とし
てのソース電圧V′CCはV′CC＝VCC−VT1となる。た
だしVT1はトランジスタ２０のしきい値電圧であ
る。又、信号が“Ｌ”のとき、トランジス
タ１９のゲート電圧、ドレイン電圧は共にVPPで
あり出力電圧としてのソース電圧V′PP＝VPP−
VT2となる。ただしVT2はトランジスタ１９のし
きい値電圧である。更に、トランジスタ１９，２
０の基板は接地されている為これらのしきい値電
圧VT1，VT2は基板バイアス効果による上昇分
ΔVT1，ΔVT2をも含んでおり、出力電圧が高くな
る程大きくなるから、特に高電圧VPP側のスイツ
チングを行なうトランジスタ１９に於ける電圧降
下の影響は無視できない程である。この様な出力
電圧の電圧降下を防止する為に第２図に示す如く
トランジスタ１９をＰチヤネルトランジスタ１
９′に変更して、トランジスタ１９′のソース電極
と基板を接続すると共に端子１２に接続し、ドレ
イン電極を端子１４に接続し、ゲート電極をトラ
ンジスタ１７のドレイン電極に接続するという方
法がある。尚、端子１３′にはPRG信号が入力さ
れる。しかし、この方法の場合、電圧降下は防止
出来るがPRG信号が“Ｌ”（読出時）で端子１２
にモード判別用制御信号としてOVが印加された
ときに、Ｐチヤネルトランジスタ１９′のソース
電極及びＮウエル基板はOVであるにもかかわら
ずドレイン電極がVCCとなる為ドレイン電極とＮ
ウエル基板間が順バイアスとなつて端子１２に対
して電流が流れてしまうという問題が発生する。 目 的 本発明は以上の問題を解消するために成された
ものであつて、VPP電源電圧を電圧降下させるこ
となく内部電源に供給する事が可能で、且つVPP
端子が非書込時にVCC以下の電圧になつても電流
のまわり込みや逆流の発生しない電源切換回路を
提供する事を目的とする。 構 成 本発明の構成について、以下、具体的な実施例
に基づいて説明する。第３図は本発明の電源切換
回路をCMOS構成で且つ、VPPピンとモード判別
制御信号用ピンが独立した別のピンであるものに
適した場合の１回路例を示す回路図である。従つ
てVPPピンに高電圧VPPが印加されている状態で、
モード制御信号PRGにより内部電源電圧の切換
を行なう。PRG信号が“Ｈ”の時書込モードで
あり“Ｌ”の時読出モードである。第３図に於い
て、モード制御信号ピンに接続されたモード制御
信号入力端子４４はその後２つに分岐して、一方
はインバータ４２を介して電源切換回路３０の切
換信号入力端子２３に接続され、他方は点線で囲
まれたインバータ回路４３を介して電源切換回路
の切換信号入力端子２４に接続されている。モー
ド制御信号入力端子４４の入力信号PRGが“Ｈ”
の時端子２３，２４に於いては、“Ｌ”となり電
源切換回路３０は出力電圧端子２５にVPPを出力
し、PRG信号が“Ｌ”の時出力電圧端子２５に
VCCを出力する。インバータ回路４３に於いて、
第１図の回路のものと同一の構成要素に対しては
同一の参照符号を付してあり、その作用も同一で
ある。即ち、トランジスタ１５は逆流防止用であ
り、トランジスタ１６はトランジスタ１８を
OFFさせる為のものであり、トランジスタ１７
とトランジスタ１８はCMOSインバータを構成
するものである。電源切換回路３０のVCC電源端
子２１とVPP電源端子２２はEPROMのVCCピン
とVPPピンに電気的に接続されている。VCC電源
端子２１と出力電圧端子２５の間にはＰチヤネル
トランジスタ３５とＰチヤネルトランジスタ３３
が直列に接続されており、VPP電源端子と出力電
圧端子２５の間にはＰチヤネルトランジスタ３１
とＰチヤネルトランジスタ３２が直列に接続され
ている。本実施例のEPROMはＰ形基体上に形成
されている為、上記のＰチヤネルトランジスタ３
１，３２，３３，３５は夫々Ｎウエル中に形成さ
れており、トランジスタ３１，３５のＮウエル基
板３１ｃ，３５ｃはソース電極３１ａ，３５ａを
介して夫々VPP電源端子２２、VCC電源端子２１
に電気的に接続されている。又、トランジスタ３
２，３３のＮウエル基板３２ｃ，３３ｃはドレイ
ン電極３２ｂ，３３ｂを介して共に出力電圧端子
２５に電気的に接続されている。トランジスタ３
１のゲート電極は端子２４に、トランジスタ３２
のゲート電極は端子２３に接続されると共に、端
子２３には更にＮチヤネルトランジスタ３４のゲ
ート電極も接続されている。トランジスタ３１の
ドレイン電極３１ｂはトランジスタ３２のソース
電極３２ａ、トランジスタ３４のドレイン電極、
トランジスタ３３のゲート電極に接続されてい
る。一方、Ｎチヤネルトランジスタ３６のドレイ
ン電極とゲート電極はVCC電源端子２１に電気的
に接続され、ソース電極は出力電圧端子２５に接
続されると共にインバータ３７の入力端子に接続
されている。このインバータ３７の出力端子はト
ランジスタ３５のゲート電極に接続されている。 次に、電源切換回路３０の動作について説明す
る。まず、各モードに於ける各トランジスタの動
作状態及び各端子の電圧レベルを表１に示す。
【表】
書込時に於いては、端子２３，２４は“Ｌ”で
ありトランジスタ３１，３２がONでトランジス
タ３４がOFFとなるから３１ｂの電位はVPPとな
り、それによつてトランジスタ３３がOFFとな
つて、出力電圧端子２５にはVPP電圧が出力され
る。この場合、トランジスタ３１のゲート・ソー
ス間の電位差はVPPで不変であるからトランジス
タ３１に於いてはしきい値分の電圧降下は起こら
ない。 又、トランジスタ３２のゲート・ソース間の電
位差は徐々に増大し、しきい値を越えた後最終的
にVPPとなるのであるから、トランジスタ３２に
於いてもしきい値分の電圧降下は起こらない。更
に、トランジスタ３１，３２のＮウエル基板３１
ｃ，３２ｃは夫々ソース電極３１ａ、ドレイン電
極３２ｂに接続されているから、基板バイアス効
果による影響もない。 読出時に於いては、端子２３，２４は“Ｈ”で
ありトランジスタ３１，３２はOFFでトランジ
スタ３４がONとなるから３１ｂの電位はOVと
なり、それによつてトランジスタ３３がONとな
つて出力電圧端子２５にはVCC電圧が出力され
る。この場合もトランジスタ３３，３５のゲー
ト・ソース間の電位差はVCCで不変であるからト
ランジスタ３３，３５に於いてはしきい値分の電
圧降下は起こらない。又、トランジスタ３３，３
５のＮウエル基板３３ｃ，３５ｃは夫々ドレイン
電極３３ｂ、ソース電極３５ａに接続されている
から基板バイアス効果の影響もない。又、書込モ
ードから読出モードに切換わる場合、端子２３，
２４が“Ｈ”となつても端子２５に残つている電
荷により端子２５の電圧がVCC＋トランジスタ３
２のしきい値以下になるまではトランジスタ３２
はONしており、端子２５の残留電荷はトランジ
スタ３２とトランジスタ３４を通つてGNDに流
れる。トランジスタ３２がOFFとなるとトラン
ジスタ３３がONとなり端子２１から端子２５に
電流が流れて端子２５はVCC電圧となる。更に、
読出モードに於いてVPP電源端子２２にOVが印
加された場合でも、トランジスタ３２がOFFと
なつているから３１ｂの電位はOVのままであり
トランジスタ３１のＮウエルからドレイン電極を
通つて端子２２に電流が逆流する事はない。 ところで、第３図の回路例に於いては、VCC電
源投入時に出力電源端子２５は“Ｌ”となつてい
る。VCC電源が投入されると、まず、トランジス
タ３６を通して端子２５に電流が流れ始め端子２
５の電圧を徐々に持上げる。しかし端子２５は内
部電源であつて大きな容量を持つている為立上が
りに時間を要する。一方、インバータ３７の出力
端子は端子２５が所定の電圧になるまで“Ｈ”状
態を持続しトランジスタ３５をカツトオフしてい
る。つまり、端子２５の電圧が立上がるまでトラ
ンジスタ３６により端子２５に対してチヤージア
ツプを行なう。これは端子２５の電圧が不安定な
間はトランジスタ３３のＮウエル基板３３ｃも同
様に不安定な状態にあるのでトランジスタ３３に
電流を流さない様にするためである。これにより
効果的にラツチアツプを防止する事ができる。 第４図にもう１つの実施態様としての回路例を
示し簡単に説明する。第３図の回路のものと同一
の構成要素に対しては同一の参照符号を付してあ
る。第３図の回路例と電源切換機能に関して比較
した場合、VCC側のスイツチングトランジスタと
してＮチヤネルトランジスタ３３′を使用してい
る点で異なつている。トランジスタ３３′のドレ
イン電極はVCC電極端子２１に接続され、ソース
電極は出力電圧端子２５に接続され、ゲート電極
は端子２３に接続されている。端子２３が“Ｈ”
の時トランジスタ３３′はONとなるが、ゲー
ト・ソース間電位差はソース電圧が高くなるにつ
れて小さくなりしきい値に達するとドレイン電圧
は飽和するから、結局、端子２５に出力される電
圧V′CCはVCCよりしきい値分だけ電圧降下してい
る。第４図の回路はVCC側の電圧降下は無視でき
るものとし、電圧降下の影響がより大きいVPP側
の電圧降下のみを防止するようにしたものであ
る。尚、第４図の回路に於いてもトランジスタ３
２があるために、VPP電源端子２２にOVが印加
された場合でも電流が逆流する様な事はない。 更に、他の実施態様として、CMOS構成の
EPROMで且つVPPピンとモード制御信号ピンが
同一ピン（VPP／READピン）である場合の回路
例を第５図、第６図に示す。又、VPP／READ信
号の電圧レベルとモードの関係を第７図に示す。
VPP／READ信号が電圧VLのときは読出モード
ａ、電圧VHの時はスタンバイモードｂ、電圧VPP
の時は書込モードｃとなる。ただしVL，VHは０
〜5Vの電圧レベルである。第５図、第６図に於
いて点線で囲んだ回路は高電圧検出回路４０であ
つてVPP／READピンに接続されているVPP電源
端子２２の電圧レベルを検出する。第５図、第６
図に於いては、端子２２にVPP電圧が印加されて
いる間は必ず書込モードである。第５図、第６図
の電源切換回路構成は第３図、第４図に於ける端
子２３を端子２４と同一端子とし高電圧検出回路
４０の最終段のインバータ４１の出力端子に接続
するとともに、インバータ回路４３を除いたもの
である。これは、VPP電源端子２２にVPP電圧が
印加されている時にトランジスタ３１をOFFに
する必要がないためである。第５図、第６図の回
路図に於いて、第３図、第４図の回路のものと同
一の構成要素に対しては同一の参照符号を付して
あり、その作用も同一であつて動作も第３図、第
４図の説明がそのまま適用されるものである。 効 果 以上の如く、本発明によりVPP，VCC共に電圧
降下することなく内部電源に供給できる様な
CMOS構成の電源切換回路が提供できる。又、
VPP電源端子がVCC以下の電圧になつても電流の
まわり込みや逆流の起こらない回路を提供でき
る。尚、本発明は上述の実施例に限定されること
なく、本発明の技術的範囲を逸脱することなく
種々の変形が可能であることは勿論であつて、一
般的に２種類の電源電圧を切換えて使用する装置
に広く使用する事ができるものである。
ありトランジスタ３１，３２がONでトランジス
タ３４がOFFとなるから３１ｂの電位はVPPとな
り、それによつてトランジスタ３３がOFFとな
つて、出力電圧端子２５にはVPP電圧が出力され
る。この場合、トランジスタ３１のゲート・ソー
ス間の電位差はVPPで不変であるからトランジス
タ３１に於いてはしきい値分の電圧降下は起こら
ない。 又、トランジスタ３２のゲート・ソース間の電
位差は徐々に増大し、しきい値を越えた後最終的
にVPPとなるのであるから、トランジスタ３２に
於いてもしきい値分の電圧降下は起こらない。更
に、トランジスタ３１，３２のＮウエル基板３１
ｃ，３２ｃは夫々ソース電極３１ａ、ドレイン電
極３２ｂに接続されているから、基板バイアス効
果による影響もない。 読出時に於いては、端子２３，２４は“Ｈ”で
ありトランジスタ３１，３２はOFFでトランジ
スタ３４がONとなるから３１ｂの電位はOVと
なり、それによつてトランジスタ３３がONとな
つて出力電圧端子２５にはVCC電圧が出力され
る。この場合もトランジスタ３３，３５のゲー
ト・ソース間の電位差はVCCで不変であるからト
ランジスタ３３，３５に於いてはしきい値分の電
圧降下は起こらない。又、トランジスタ３３，３
５のＮウエル基板３３ｃ，３５ｃは夫々ドレイン
電極３３ｂ、ソース電極３５ａに接続されている
から基板バイアス効果の影響もない。又、書込モ
ードから読出モードに切換わる場合、端子２３，
２４が“Ｈ”となつても端子２５に残つている電
荷により端子２５の電圧がVCC＋トランジスタ３
２のしきい値以下になるまではトランジスタ３２
はONしており、端子２５の残留電荷はトランジ
スタ３２とトランジスタ３４を通つてGNDに流
れる。トランジスタ３２がOFFとなるとトラン
ジスタ３３がONとなり端子２１から端子２５に
電流が流れて端子２５はVCC電圧となる。更に、
読出モードに於いてVPP電源端子２２にOVが印
加された場合でも、トランジスタ３２がOFFと
なつているから３１ｂの電位はOVのままであり
トランジスタ３１のＮウエルからドレイン電極を
通つて端子２２に電流が逆流する事はない。 ところで、第３図の回路例に於いては、VCC電
源投入時に出力電源端子２５は“Ｌ”となつてい
る。VCC電源が投入されると、まず、トランジス
タ３６を通して端子２５に電流が流れ始め端子２
５の電圧を徐々に持上げる。しかし端子２５は内
部電源であつて大きな容量を持つている為立上が
りに時間を要する。一方、インバータ３７の出力
端子は端子２５が所定の電圧になるまで“Ｈ”状
態を持続しトランジスタ３５をカツトオフしてい
る。つまり、端子２５の電圧が立上がるまでトラ
ンジスタ３６により端子２５に対してチヤージア
ツプを行なう。これは端子２５の電圧が不安定な
間はトランジスタ３３のＮウエル基板３３ｃも同
様に不安定な状態にあるのでトランジスタ３３に
電流を流さない様にするためである。これにより
効果的にラツチアツプを防止する事ができる。 第４図にもう１つの実施態様としての回路例を
示し簡単に説明する。第３図の回路のものと同一
の構成要素に対しては同一の参照符号を付してあ
る。第３図の回路例と電源切換機能に関して比較
した場合、VCC側のスイツチングトランジスタと
してＮチヤネルトランジスタ３３′を使用してい
る点で異なつている。トランジスタ３３′のドレ
イン電極はVCC電極端子２１に接続され、ソース
電極は出力電圧端子２５に接続され、ゲート電極
は端子２３に接続されている。端子２３が“Ｈ”
の時トランジスタ３３′はONとなるが、ゲー
ト・ソース間電位差はソース電圧が高くなるにつ
れて小さくなりしきい値に達するとドレイン電圧
は飽和するから、結局、端子２５に出力される電
圧V′CCはVCCよりしきい値分だけ電圧降下してい
る。第４図の回路はVCC側の電圧降下は無視でき
るものとし、電圧降下の影響がより大きいVPP側
の電圧降下のみを防止するようにしたものであ
る。尚、第４図の回路に於いてもトランジスタ３
２があるために、VPP電源端子２２にOVが印加
された場合でも電流が逆流する様な事はない。 更に、他の実施態様として、CMOS構成の
EPROMで且つVPPピンとモード制御信号ピンが
同一ピン（VPP／READピン）である場合の回路
例を第５図、第６図に示す。又、VPP／READ信
号の電圧レベルとモードの関係を第７図に示す。
VPP／READ信号が電圧VLのときは読出モード
ａ、電圧VHの時はスタンバイモードｂ、電圧VPP
の時は書込モードｃとなる。ただしVL，VHは０
〜5Vの電圧レベルである。第５図、第６図に於
いて点線で囲んだ回路は高電圧検出回路４０であ
つてVPP／READピンに接続されているVPP電源
端子２２の電圧レベルを検出する。第５図、第６
図に於いては、端子２２にVPP電圧が印加されて
いる間は必ず書込モードである。第５図、第６図
の電源切換回路構成は第３図、第４図に於ける端
子２３を端子２４と同一端子とし高電圧検出回路
４０の最終段のインバータ４１の出力端子に接続
するとともに、インバータ回路４３を除いたもの
である。これは、VPP電源端子２２にVPP電圧が
印加されている時にトランジスタ３１をOFFに
する必要がないためである。第５図、第６図の回
路図に於いて、第３図、第４図の回路のものと同
一の構成要素に対しては同一の参照符号を付して
あり、その作用も同一であつて動作も第３図、第
４図の説明がそのまま適用されるものである。 効 果 以上の如く、本発明によりVPP，VCC共に電圧
降下することなく内部電源に供給できる様な
CMOS構成の電源切換回路が提供できる。又、
VPP電源端子がVCC以下の電圧になつても電流の
まわり込みや逆流の起こらない回路を提供でき
る。尚、本発明は上述の実施例に限定されること
なく、本発明の技術的範囲を逸脱することなく
種々の変形が可能であることは勿論であつて、一
般的に２種類の電源電圧を切換えて使用する装置
に広く使用する事ができるものである。
第１図、第２図は従来の電源切換回路例を示す
各回路図、第３図乃至第６図は本発明の電源切換
回路をEPROMの書込電源用切換回路に適用した
場合の回路例を示す回路図、第７図はVPP／
READ信号の波形図である。 （符号の説明）、２１：VCC電源端子、２２：
VPP電源端子、２３，２４：切換信号入力端子、
２５：出力電圧端子、３１，３２，３３，３５，
３６：Ｐチヤネルトランジスタ、３４，３３′，
３６：Ｎチヤネルトランジスタ、３７：インバー
タ。
各回路図、第３図乃至第６図は本発明の電源切換
回路をEPROMの書込電源用切換回路に適用した
場合の回路例を示す回路図、第７図はVPP／
READ信号の波形図である。 （符号の説明）、２１：VCC電源端子、２２：
VPP電源端子、２３，２４：切換信号入力端子、
２５：出力電圧端子、３１，３２，３３，３５，
３６：Ｐチヤネルトランジスタ、３４，３３′，
３６：Ｎチヤネルトランジスタ、３７：インバー
タ。
Claims (1)
- 【特許請求の範囲】 １ 正の第１電圧を供給する第１端子と、第１電
圧より大きい正の第２電圧を供給する第２端子
と、電源電圧を切換える為の制御信号を入力する
第３端子、第４端子と、切換後の電源電圧が出力
される第５端子と、Ｐ形チヤネルを有する第１ト
ランジスタ、第２トランジスタ及び第３トランジ
スタと、Ｎ形チヤネルを有する第４トランジスタ
とを有し、第１端子に第３トランジスタのソース
電極を接続し、第２端子に第１トランジスタのソ
ース電極を接続し、第３端子に第２トランジスタ
のゲート電極、第４トランジスタのゲート電極を
接続し、第４端子に第１トランジスタのゲート電
極を接続し、第５端子に第２トランジスタのドレ
イン電極と第３トランジスタのドレイン電極を接
続し、第１トランジスタのドレイン電極に第３ト
ランジスタのゲート電極、第２トランジスタのソ
ース電極及び第４トランジスタのドレイン電極を
接続し、第４トランジスタのソース電極を接地し
たことを特徴とする電源切換回路。 ２ 上記第１項に於いて、第３端子と第４端子が
同一端子である事を特徴とする電源切換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126919A JPS6020394A (ja) | 1983-07-14 | 1983-07-14 | 電源切換回路 |
| US06/629,672 US4565960A (en) | 1983-07-14 | 1984-07-11 | Power supply switching circuit |
| US06/781,756 US4700125A (en) | 1983-07-14 | 1985-09-30 | Power supply switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126919A JPS6020394A (ja) | 1983-07-14 | 1983-07-14 | 電源切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020394A JPS6020394A (ja) | 1985-02-01 |
| JPH0459720B2 true JPH0459720B2 (ja) | 1992-09-24 |
Family
ID=14947143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126919A Granted JPS6020394A (ja) | 1983-07-14 | 1983-07-14 | 電源切換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4565960A (ja) |
| JP (1) | JPS6020394A (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
| JPS6269719A (ja) * | 1985-09-24 | 1987-03-31 | Toshiba Corp | レベル変換論理回路 |
| JPS6319023A (ja) * | 1986-07-11 | 1988-01-26 | Toshiba Corp | 動作停止機能付き定電圧回路 |
| US4733163A (en) * | 1987-01-02 | 1988-03-22 | Motorola, Inc. | Digitally controlled current source |
| US5272393A (en) * | 1987-11-24 | 1993-12-21 | Hitachi, Ltd. | Voltage converter of semiconductor device |
| US4887053A (en) * | 1987-11-27 | 1989-12-12 | American Telephone And Telegraph Company | High frequency VLSI oscillator |
| US4853655A (en) * | 1987-11-27 | 1989-08-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | High frequency CMOS oscillator |
| IT1232973B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| US4961009A (en) * | 1988-06-29 | 1990-10-02 | Goldstar Semiconductor, Ltd. | Current-voltage converting circuit utilizing CMOS-type transistor |
| JPH0626308B2 (ja) * | 1988-07-08 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| GB2226030A (en) * | 1988-12-13 | 1990-06-20 | Ici Plc | Blowing agent |
| FR2641388B1 (fr) * | 1988-12-30 | 1991-03-15 | Radiotechnique Compelec | Circuit integre comprenant un generateur de courant commutable |
| JP2660734B2 (ja) * | 1989-01-16 | 1997-10-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3147395B2 (ja) * | 1990-05-07 | 2001-03-19 | セイコーエプソン株式会社 | 集積回路及び電子機器 |
| US5084666A (en) * | 1990-10-23 | 1992-01-28 | International Business Machines Corporation | Switchable output voltage converter |
| US5157280A (en) * | 1991-02-13 | 1992-10-20 | Texas Instruments Incorporated | Switch for selectively coupling a power supply to a power bus |
| JPH0554650A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体集積回路 |
| EP0954102A1 (en) * | 1991-12-09 | 1999-11-03 | Fujitsu Limited | Exclusive or/nor circuits |
| US5430403A (en) * | 1993-09-20 | 1995-07-04 | Micrel, Inc. | Field effect transistor with switchable body to source connection |
| US5424673A (en) * | 1994-01-28 | 1995-06-13 | Compaq Computer Corporation | LCD display precharge regulator circuit |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| US5528193A (en) * | 1994-11-21 | 1996-06-18 | National Semiconductor Corporation | Circuit for generating accurate voltage levels below substrate voltage |
| US5937906A (en) * | 1997-05-06 | 1999-08-17 | Kozyuk; Oleg V. | Method and apparatus for conducting sonochemical reactions and processes using hydrodynamic cavitation |
| US6232827B1 (en) | 1997-06-20 | 2001-05-15 | Intel Corporation | Transistors providing desired threshold voltage and reduced short channel effects with forward body bias |
| US6100751A (en) * | 1997-06-20 | 2000-08-08 | Intel Corporation | Forward body biased field effect transistor providing decoupling capacitance |
| CN1196263C (zh) * | 1997-06-20 | 2005-04-06 | 英特尔公司 | 正向本体偏置晶体管电路 |
| US6218895B1 (en) | 1997-06-20 | 2001-04-17 | Intel Corporation | Multiple well transistor circuits having forward body bias |
| US6300819B1 (en) | 1997-06-20 | 2001-10-09 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6166584A (en) * | 1997-06-20 | 2000-12-26 | Intel Corporation | Forward biased MOS circuits |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
| JP3695441B2 (ja) * | 2002-11-01 | 2005-09-14 | 株式会社ニプロン | コンピュータ用電源装置 |
| US7248988B2 (en) * | 2004-03-01 | 2007-07-24 | Transmeta Corporation | System and method for reducing temperature variation during burn in |
| JP4967801B2 (ja) * | 2007-05-17 | 2012-07-04 | ソニー株式会社 | 電源装置および電源装置の動作方法 |
| CN109212957A (zh) * | 2018-10-16 | 2019-01-15 | 昆山嘉提信息科技有限公司 | 一种供电装置 |
| CN116710874A (zh) * | 2021-03-12 | 2023-09-05 | 华为技术有限公司 | 存储设备及其供电控制方法、电子设备 |
| CN115720090A (zh) * | 2021-08-24 | 2023-02-28 | 意法半导体(鲁塞)公司 | 电源开关 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3044689C2 (de) * | 1980-11-27 | 1982-08-26 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte Schaltung mit nichtflüchtig programmierbaren Halbleiterspeichern |
| JPS6035760B2 (ja) * | 1980-12-18 | 1985-08-16 | 富士通株式会社 | 半導体記憶装置 |
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
-
1983
- 1983-07-14 JP JP58126919A patent/JPS6020394A/ja active Granted
-
1984
- 1984-07-11 US US06/629,672 patent/US4565960A/en not_active Expired - Lifetime
-
1985
- 1985-09-30 US US06/781,756 patent/US4700125A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020394A (ja) | 1985-02-01 |
| US4700125A (en) | 1987-10-13 |
| US4565960A (en) | 1986-01-21 |
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