JPH03256295A - Amplification circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路に関し、特に高速動作性ど出力ドライ
ステート機能を備えた増幅回路に関する、１〔従来の技
術〕
従来、半導体メ［り等の集梢回路の増幅回路。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an amplifier circuit, and particularly to an amplifier circuit having high-speed operation and an output dry state function. Amplification circuit of the top-of-the-line circuit.
特に出力ドライスチー１〜機能を有する増幅回路どして
は、種々の回ｖｊＡ構成が提案されている。In particular, various circuit vjA configurations have been proposed for amplifier circuits having output dry stealth functions.
第４図は増幅回路の従来例の回路図である。FIG. 4 is a circuit diagram of a conventional example of an amplifier circuit.
本従来例は、例えば３０ｐＦ （ピ」ファラッド）程度
の人容吊負荷を高速駆動するため、ＮＰＮ型バイポーラ
トランジスタＱ１１とＮ ：ｆ−１ｙネル型Ｍ ＯＳト
ランジスタＭ１１を出力バッファ部に用いており、入力
信号ＩＮ、ＩＮを一対のカレントミラー型センスアンプ
１０１にて増幅し、増幅された信号ｓｏ、ｓｏを、出力
ドライステート制御用Ｎ。This conventional example uses an NPN type bipolar transistor Q11 and an N:f-1y channel type MOS transistor M11 in the output buffer section in order to drive a human suspended load of, for example, 30 pF (Pi farad) at high speed. Input signals IN and IN are amplified by a pair of current mirror type sense amplifiers 101, and the amplified signals so and so are output to N for output dry state control.
Ｒ回路４０１を介して出力バッファ部のトランジスタＱ
ｎ、Ｍｎへ伝達する。Transistor Q of the output buffer section via R circuit 401
n, transmit to Mn.
通常の増幅動作状態では、クロック信ＱＣ１，には’
＋１”レベルであるので、出力端子ＯＵＴには、入力信
号ＩＮ、ＩＮに従って、“°口″または“Ｌ″のレベル
か出ノＪされる。Under normal amplification operating conditions, the clock signal QC1,
+1" level, the output terminal OUT outputs either the "°" or "L" level according to the input signals IN and IN.
ところで、クロック信！ｑＣ１，Ｋがｌ ”レベルにム
ると、インバータ回路４０２の出力が’ Ｈ”レベルに
なりＮＯＲ回路４０１の出力’１．１．４２がともに”
ｌ”レベルになるため、出カバッフノ７部のトランジス
タＣ）＋４ 、 Ｍ＋＋ ’ｒまともにオフ状態になる
。即ち、出力端Ｆ ＯＵ 丁−はハイインピーダンス状
態となる。したがって、クロック信号Ｃ１，Ｋを制ａｌ
ｌ−ｊ−ることにより、出力端子ＯＵＴはトライステー
トく三値）の状態を取り得ることがわかる。By the way, clock faith! When qC1,K reaches the ``L'' level, the output of the inverter circuit 402 becomes ``H'' level, and the outputs ``1, 1, and 42'' of the NOR circuit 401 both become ``H'' level.
1'' level, the transistors C)+4 and M++'r of the output buffer section 7 are properly turned off.In other words, the output terminal FOUT is in a high impedance state.Therefore, the clock signals C1 and K are turned off. Control al
It can be seen that the output terminal OUT can take a tri-state (three-value) state by lj-.
なお、クロック信号ＣＬＫが“′Ｌ″レベルの時、セン
スアンプ１０１は不活性状態どなり、センスアン７１０
１の電流消費は零になる、。Note that when the clock signal CLK is at the “L” level, the sense amplifier 101 becomes inactive, and the sense amplifier 710
1's current consumption becomes zero.
上述した従来の増幅回路は、出力］〜フライステー機能
を実現するためＮＯＲ回路が一段＋１加されており、そ
の結果、増幅回路全体の伝達遅延時間［、ｄが大きくな
り、高速動作が実現できないという欠点がある。In the conventional amplifier circuit described above, an additional stage of NOR circuit is added to realize the fly stay function, and as a result, the propagation delay time [, d of the entire amplifier circuit increases, making it impossible to achieve high-speed operation. There is a drawback.
本発明の目的は、高速に動作する増幅回路を提供するこ
とである。An object of the present invention is to provide an amplifier circuit that operates at high speed.
本発明の増幅回路は、
バイポーラトランジスタとＭ ＯＳ ｌ−ランジスタが
電源と接地の間に直列に接続された出力バッファ部と、
出力がそれぞれ出力バッファ部の１〜ランジスクのベー
ス、ゲートに接続され、互いに逆相の入力分目を増幅す
る２個のカレントミラー型センスアンプと、
各カレントミラー型センスアンプと接続されＩこ電流源
と、
出力バッフ７部の各トランジスタのベース、ゲートと接
地の間に設けられたプルダウン用トランジスタとを有し
、
クロック信号が入力し、該クロック信Ｓ号がイネーブル
のどきカレントミラー型センスアンプは活性化されると
ともに、プルダウン用トランジスタはオ゛ノ状態であり
、該クロック信号がｆイセ−プル状態のときカレントミ
ラー型センスアンプは不活性化されるとともに、プルダ
ウン用１ヘランジスタはオン状態となる。The amplifier circuit of the present invention includes an output buffer section in which a bipolar transistor and a MOS l-transistor are connected in series between a power supply and a ground, and outputs are respectively connected to the base and gate of transistors 1 to 1 of the output buffer section, Two current mirror type sense amplifiers that amplify input components with opposite phases to each other, a current source connected to each current mirror type sense amplifier, and between the base, gate, and ground of each transistor in the output buffer section 7. When a clock signal is input and the clock signal S is enabled, the current mirror type sense amplifier is activated and the pull-down transistor is in an ON state, When the clock signal is in the f-iso-pull state, the current mirror type sense amplifier is inactivated and the pull-down 1 transistor is turned on.
〔作用）
本発明は、クロック信号を制仰して、カレントミラー型
ｔごンスアンプを不活セ１化し、さらにセンスアンプの
出力を接地電位までプルダウンさせることにより、ＮＯ
Ｒ回路６″の副部回路を細部することなく、高速動作性
と出力１−ライスデート機能をを備えた増幅回路を実現
するものである。[Function] The present invention suppresses the clock signal, deactivates the current mirror type sense amplifier, and further pulls down the output of the sense amplifier to the ground potential.
It is possible to realize an amplifier circuit having high-speed operation and an output 1-Rice date function without modifying the details of the sub-circuit of the R circuit 6''.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図本発明の第１の実施例の増幅回路の回路図である
。FIG. 1 is a circuit diagram of an amplifier circuit according to a first embodiment of the present invention.
本実施例は、前述の第４図の従来例の増幅回路において
、カレン１゛・マラー型センスアンプ１０１に直列にＰ
ヂ１７ネル型ＭＯ８ｌ−ランジスタＭ１２を接続し、出
力バッファ部のトランジスタＱ１１゜Ｍｎベース、グー
１−と接地の間にプルダウン用Ｎヂャネル型トランジス
タＭ１３を設け、前述の従来例で用いていたＮＯＲ回路
４０１を削除して、カレントミラー型センスアンプ１０
１と出カバツノ７部のトランジスタＱｕ、Ｍｕを直接接
続したちのである。In this embodiment, in the conventional amplifier circuit shown in FIG.
The NOR circuit used in the conventional example described above is constructed by connecting a transistor M17 channel type MO8l-transistor M12, and providing a pull-down N channel type transistor M13 between the transistor Q11゜Mn base of the output buffer section and the ground. Delete 401 and use current mirror type sense amplifier 10
1 and the transistors Qu and Mu of the output section 7 are directly connected.
通常の動作状態において、クロック信号ＣｔＫは゛Ｌ″
レベルであり、カレント・ミラー型センスアンプ１０１
は活性化されている１）また、この■）、プルダウン用
トランジスターＩＴｌ’ｈ３はオフ状態である。Under normal operating conditions, the clock signal CtK is “L”
level, current mirror type sense amplifier 101
1) In addition, the pull-down transistor ITl'h3 is in the off state.
したがって、入力信Ｓ″５Ｉｘ、ＩＮに応じて、カレン
トミラー彎１センスアンプ１０１の出力１１゜１２には
十分大きな振幅のレベルが現われ、出力バッファ部の１
〜ランジスタＱｎ、Ｍｎの−・方がオン、他方がオフの
状態になり、結果として、出力端子ＯＵＴには、口”ま
たはｌ Ｌ ＩＩのレベルが現われる。例えば、電源電
圧が５Ｖ、入力信舅ＩＮ、ＩＮｔｆｉそれぞれ３Ｖ、２
Ｖ（７）場合、ｆｌｒ５Ｑ１１．１２．出力端子ＯＬＪ
Ｔは、それぞれ４ＶＯ，５，３，２Ｖになる。Therefore, in response to the input signal S''5Ix, IN, a sufficiently large amplitude level appears at the output 11°12 of the current mirror curve 1 sense amplifier 101, and the level of the output buffer section 1
~ One of the transistors Qn and Mn is turned on and the other is turned off, and as a result, a level of `` or l L II appears at the output terminal OUT.For example, when the power supply voltage is 5V and the input signal is IN, INtfi 3V, 2 respectively
If V(7), flr5Q11.12. Output terminal OLJ
T becomes 4VO, 5, 3, and 2V, respectively.
従来例に比べて、本実施例の増幅回路は、ＮＯＲ回路が
無いため、伝達遅延時間ｒ、ｄが約０．６〜０．７倍ま
で短縮される点が最大の特長である。Compared to the conventional example, the greatest feature of the amplifier circuit of this embodiment is that the transmission delay times r and d are shortened to about 0.6 to 0.7 times because there is no NOR circuit.
次に、出力禁止状態、即らクロック信号ＣＬＫが“Ｈ１
１レベルの場合を考える。この場合、カレントミラー型
センスアンプ１０１の電流源であるＰブヤネル型ＭＯＳ
トランジスタＭ１２がオフ、プルダウン用Ｎヂャネル型
ＭＯ８Ｉ−ランジスタＭＩ３がオンの状態になる。した
がって、入カイ警号ＩＮ。Next, the output is prohibited, that is, the clock signal CLK is “H1”.
Consider the case of level 1. In this case, the current source of the current mirror type sense amplifier 101 is a P Boullanel type MOS.
The transistor M12 is turned off, and the pull-down N-channel type MO8I-transistor MI3 is turned on. Therefore, the entrance police officer IN.
ＩＮのレベルに関係無く、節点１１，１２Ｉよとｂに接
地電伶まで引き下げられる。その結果、出力バッファ部
のトランジスタＯｎ、Ｍｕはいずれもオフ状態になる。Regardless of the level of IN, nodes 11 and 12I and B are pulled down to the ground voltage. As a result, transistors On and Mu of the output buffer section are both turned off.
したがって、出力端子ＯｔＪ Ｔはハイインピータンス
状態となる。Therefore, the output terminal OtJT is in a high impedance state.
以上の様に、本実施例の増幅回路は、出力ドライステー
ト機能を有しながら、従来に比べて著しく高速に動ｆ１
ツることがわかる。As described above, the amplifier circuit of this embodiment has an output dry state function and can operate f1 much faster than the conventional one.
I know it will work.
第２図は本発明の第２の実施例の増幅回路の回路図であ
る。FIG. 2 is a circuit diagram of an amplifier circuit according to a second embodiment of the present invention.
本実施例は、前述の第１の実施例におけるカレントミラ
ー型センスアンプ１０１とＰヂャネル型ＭＯ８ｌ−ラン
ジスタＭ１２をカレントミラー型ヒンスアンブ２０１に
置き換え、インバータ回路１０２を除去した増幅回路で
ある。カレントミラー型センスアンプ１０１と２０１は
、互いにＮヂャネル型ＭＯ８ｔ−ランジスタとＰチャネ
ル型ＭＯ８Ｉ〜シンジスタを入れ換えた構成になってい
る。This embodiment is an amplifier circuit in which the current mirror type sense amplifier 101 and the P channel type MO8l-transistor M12 in the first embodiment described above are replaced with a current mirror type sense amplifier 201, and the inverter circuit 102 is removed. The current mirror type sense amplifiers 101 and 201 have a configuration in which an N-channel type MO8t-transistor and a P-channel type MO8I-synister are replaced with each other.
本実施例の様な構成にすることにより、カレント・シラ
ー型センスアンプ２０１内部のＰチャネルｉ（’Ｉ Ｍ
ＯＳ １ヘランジスタＭ２１が、前述の第１の実施例
におけるＰチャネル型ＭＯＳトランジスタＭ＋２と同様
な働きをするため、前述の第１の実施例に比べて、全体
どしてトランジスタ素子数が削減されている。By configuring as in this embodiment, the P channel i ('I M
Since the OS 1 transistor M21 functions similarly to the P-channel MOS transistor M+2 in the first embodiment, the overall number of transistor elements is reduced compared to the first embodiment. There is.
なお、回動動作は、前述の第１実施例と同様である。Note that the rotation operation is the same as in the first embodiment described above.
第３図は本発明の第３の実施例の増幅回路の回路図であ
る。FIG. 3 is a circuit diagram of an amplifier circuit according to a third embodiment of the present invention.
本実施例は、前述の第２の実施例におけるＰヂャネル型
ＭＯ８ｔ−シンジスタＭ２１をＮＰＮ型バイポーラ１−
ランジスタＱ３＋に置き換えた増幅回路である。バイポ
ーラトランジスタの高電流駆動能力により、前述の第２
の実施例よりし高速動作が実現できる。ただし、バイポ
ーラトランジスタのベース・エミッタ間オン電圧が約０
．６・−〇、８Ｖあるため、出）Ｊ端子ＯｊＪ Ｔの“
’ ｌ−１”レベルは、前述の各実施例に比べて約０．
６・−〇、８Ｖ抵くなる。In this embodiment, the P channel type MO8t-synister M21 in the second embodiment described above is replaced with an NPN type bipolar 1-
This is an amplifier circuit replaced with transistor Q3+. Due to the high current drive capability of bipolar transistors, the second
High-speed operation can be achieved with the embodiment. However, the on-voltage between the base and emitter of a bipolar transistor is approximately 0.
．． 6.-〇, since there is 8V, output) J terminal OjJ T's "
'l-1'' level is about 0.
6.-〇, 8V resistance.
なｄ３、Ｉｎｌ′ｔ！１動作は、前述の各実施例と同様
である。Nad3, Inl't! 1 operation is similar to each of the above-described embodiments.
〔発明の効果）
以上説明したように本発明は、クロック信号を制御して
、ノＪレントミラー型センスアンプを不活性化し、さら
にセンスアンプの出力を接地電位までプルダウンさせる
ことにより、ＮＯＲ回路習の論理回路を（ｄ加すること
なく、出力１−ライステート化機能を実現でき、従来ど
同様に出力１−シイトステート機能を有しながら、従来
に比べて著しく高速に動作可能な（伝達遅延時間［、ｄ
で約０．６・−〇、 ７倍）増幅回路を実現できる効果
がある。[Effects of the Invention] As explained above, the present invention controls the clock signal, deactivates the J-rent mirror type sense amplifier, and further pulls down the output of the sense amplifier to the ground potential, thereby improving the NOR circuit performance. The logic circuit of time [, d
It has the effect of realizing an amplification circuit (approximately 0.6・-〇, 7 times).
第１図は本発明の第１の実施例の増幅回路を示す回路図
、第２図は本発明の第２の実施例の増幅回路を示す回路
図、第３図は本発明の第３の実施例の増幅回路を示す回
路図、第４図は従来例の増幅回路を示す回路図である。
１０１．２０１，３０１．・・・カレントよラー型セン
スアンプ、
Ｑｌｌ、Ｑ３１・・・ＮＰＮ型バイポーラ１ヘランジス
タ、Ｍｌｌ、Ｍ１３・・・Ｎチャネル型Ｍ ＯＳ Ｉ−
ランジスタ、Ｍ１２．Ｍ２１・・・Ｐヂャネル型ＭＯＳ
トランジスタ、１０２・・・インバータ回路、
４、０１・・・ＮＯＲ回路。
、１．ＯFIG. 1 is a circuit diagram showing an amplifier circuit according to a first embodiment of the invention, FIG. 2 is a circuit diagram showing an amplifier circuit according to a second embodiment of the invention, and FIG. 3 is a circuit diagram showing an amplifier circuit according to a second embodiment of the invention. FIG. 4 is a circuit diagram showing the amplifier circuit of the embodiment, and FIG. 4 is a circuit diagram showing the amplifier circuit of the conventional example. 101.201,301. ...Current mirror type sense amplifier, Qll, Q31...NPN type bipolar 1 helang transistor, Mll, M13...N channel type MOS I-
Ranjistor, M12. M21...P channel type MOS
Transistor, 102... Inverter circuit, 4, 01... NOR circuit. , 1. O
Claims (1)
源と接地の間に直列に接続された出力バッファ部と、 出力がそれぞれ出力バッファ部のトランジスタのベース
、ゲートに接続され、互いに逆相の入力信号を増幅する
２個のカレントミラー型センスアンプと、 各カレントミラー型センスアンプと接続された電流源と
、 出力バッファ部の各トランジスタのベース、ゲートと接
地の間に設けられたプルダウン用トランジスタとを有し
、 クロック信号が入力し、該クロック信号がイネーブルの
とき各カレントミラー型センスアンプは活性化されると
ともに、プルダウン用トランジスタはオフ状態であり、
該クロック信号がデイセーブル状態のとき各カレントミ
ラー型センスアンプは不活性化されるとともに、プルダ
ウン用トランジスタはオン状態となる増幅回路。[Claims] 1) An output buffer section in which a bipolar transistor and a MOS transistor are connected in series between a power supply and a ground; Two current mirror type sense amplifiers that amplify the input signal, a current source connected to each current mirror type sense amplifier, and a pull-down transistor provided between the base and gate of each transistor in the output buffer section and ground. When a clock signal is input and the clock signal is enabled, each current mirror type sense amplifier is activated and the pull-down transistor is in an off state,
When the clock signal is in a disabled state, each current mirror type sense amplifier is inactivated and the pull-down transistor is in an on state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055431A JPH03256295A (en) | 1990-03-06 | 1990-03-06 | Amplification circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055431A JPH03256295A (en) | 1990-03-06 | 1990-03-06 | Amplification circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256295A true JPH03256295A (en) | 1991-11-14 |
Family
ID=12998398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055431A Pending JPH03256295A (en) | 1990-03-06 | 1990-03-06 | Amplification circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256295A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0555075A3 (en) * | 1992-02-04 | 1994-01-19 | Motorola Inc | |
| EP0574184A3 (en) * | 1992-06-12 | 1994-02-23 | Advanced Micro Devices Inc |
-
1990
- 1990-03-06 JP JP2055431A patent/JPH03256295A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0555075A3 (en) * | 1992-02-04 | 1994-01-19 | Motorola Inc | |
| EP0574184A3 (en) * | 1992-06-12 | 1994-02-23 | Advanced Micro Devices Inc |
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