JPH03256295A - 増幅回路 - Google Patents
増幅回路Info
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- JPH03256295A JPH03256295A JP2055431A JP5543190A JPH03256295A JP H03256295 A JPH03256295 A JP H03256295A JP 2055431 A JP2055431 A JP 2055431A JP 5543190 A JP5543190 A JP 5543190A JP H03256295 A JPH03256295 A JP H03256295A
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- JP
- Japan
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- transistor
- amplifier
- circuit
- sense amplifier
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- Pending
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- 230000003321 amplification Effects 0.000 title abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 title abstract description 6
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は増幅回路に関し、特に高速動作性ど出力ドライ
ステート機能を備えた増幅回路に関する、１〔従来の技
術〕 従来、半導体メ［り等の集梢回路の増幅回路。
ステート機能を備えた増幅回路に関する、１〔従来の技
術〕 従来、半導体メ［り等の集梢回路の増幅回路。
特に出力ドライスチー１〜機能を有する増幅回路どして
は、種々の回ｖｊＡ構成が提案されている。
は、種々の回ｖｊＡ構成が提案されている。
第４図は増幅回路の従来例の回路図である。
本従来例は、例えば３０ｐＦ （ピ」ファラッド）程度
の人容吊負荷を高速駆動するため、ＮＰＮ型バイポーラ
トランジスタＱ１１とＮ ：ｆ−１ｙネル型Ｍ ＯＳト
ランジスタＭ１１を出力バッファ部に用いており、入力
信号ＩＮ、ＩＮを一対のカレントミラー型センスアンプ
１０１にて増幅し、増幅された信号ｓｏ、ｓｏを、出力
ドライステート制御用Ｎ。
の人容吊負荷を高速駆動するため、ＮＰＮ型バイポーラ
トランジスタＱ１１とＮ ：ｆ−１ｙネル型Ｍ ＯＳト
ランジスタＭ１１を出力バッファ部に用いており、入力
信号ＩＮ、ＩＮを一対のカレントミラー型センスアンプ
１０１にて増幅し、増幅された信号ｓｏ、ｓｏを、出力
ドライステート制御用Ｎ。
Ｒ回路４０１を介して出力バッファ部のトランジスタＱ
ｎ、Ｍｎへ伝達する。
ｎ、Ｍｎへ伝達する。
通常の増幅動作状態では、クロック信ＱＣ１，には’
＋１”レベルであるので、出力端子ＯＵＴには、入力信
号ＩＮ、ＩＮに従って、“°口″または“Ｌ″のレベル
か出ノＪされる。
＋１”レベルであるので、出力端子ＯＵＴには、入力信
号ＩＮ、ＩＮに従って、“°口″または“Ｌ″のレベル
か出ノＪされる。
ところで、クロック信！ｑＣ１，Ｋがｌ ”レベルにム
ると、インバータ回路４０２の出力が’ Ｈ”レベルに
なりＮＯＲ回路４０１の出力’１．１．４２がともに”
ｌ”レベルになるため、出カバッフノ７部のトランジス
タＣ）＋４ 、 Ｍ＋＋ ’ｒまともにオフ状態になる
。即ち、出力端Ｆ ＯＵ 丁−はハイインピーダンス状
態となる。したがって、クロック信号Ｃ１，Ｋを制ａｌ
ｌ−ｊ−ることにより、出力端子ＯＵＴはトライステー
トく三値）の状態を取り得ることがわかる。
ると、インバータ回路４０２の出力が’ Ｈ”レベルに
なりＮＯＲ回路４０１の出力’１．１．４２がともに”
ｌ”レベルになるため、出カバッフノ７部のトランジス
タＣ）＋４ 、 Ｍ＋＋ ’ｒまともにオフ状態になる
。即ち、出力端Ｆ ＯＵ 丁−はハイインピーダンス状
態となる。したがって、クロック信号Ｃ１，Ｋを制ａｌ
ｌ−ｊ−ることにより、出力端子ＯＵＴはトライステー
トく三値）の状態を取り得ることがわかる。
なお、クロック信号ＣＬＫが“′Ｌ″レベルの時、セン
スアンプ１０１は不活性状態どなり、センスアン７１０
１の電流消費は零になる、。
スアンプ１０１は不活性状態どなり、センスアン７１０
１の電流消費は零になる、。
上述した従来の増幅回路は、出力］〜フライステー機能
を実現するためＮＯＲ回路が一段＋１加されており、そ
の結果、増幅回路全体の伝達遅延時間［、ｄが大きくな
り、高速動作が実現できないという欠点がある。
を実現するためＮＯＲ回路が一段＋１加されており、そ
の結果、増幅回路全体の伝達遅延時間［、ｄが大きくな
り、高速動作が実現できないという欠点がある。
本発明の目的は、高速に動作する増幅回路を提供するこ
とである。
とである。
本発明の増幅回路は、
バイポーラトランジスタとＭ ＯＳ ｌ−ランジスタが
電源と接地の間に直列に接続された出力バッファ部と、 出力がそれぞれ出力バッファ部の１〜ランジスクのベー
ス、ゲートに接続され、互いに逆相の入力分目を増幅す
る２個のカレントミラー型センスアンプと、 各カレントミラー型センスアンプと接続されＩこ電流源
と、 出力バッフ７部の各トランジスタのベース、ゲートと接
地の間に設けられたプルダウン用トランジスタとを有し
、 クロック信号が入力し、該クロック信Ｓ号がイネーブル
のどきカレントミラー型センスアンプは活性化されると
ともに、プルダウン用トランジスタはオ゛ノ状態であり
、該クロック信号がｆイセ−プル状態のときカレントミ
ラー型センスアンプは不活性化されるとともに、プルダ
ウン用１ヘランジスタはオン状態となる。
電源と接地の間に直列に接続された出力バッファ部と、 出力がそれぞれ出力バッファ部の１〜ランジスクのベー
ス、ゲートに接続され、互いに逆相の入力分目を増幅す
る２個のカレントミラー型センスアンプと、 各カレントミラー型センスアンプと接続されＩこ電流源
と、 出力バッフ７部の各トランジスタのベース、ゲートと接
地の間に設けられたプルダウン用トランジスタとを有し
、 クロック信号が入力し、該クロック信Ｓ号がイネーブル
のどきカレントミラー型センスアンプは活性化されると
ともに、プルダウン用トランジスタはオ゛ノ状態であり
、該クロック信号がｆイセ−プル状態のときカレントミ
ラー型センスアンプは不活性化されるとともに、プルダ
ウン用１ヘランジスタはオン状態となる。
〔作用）
本発明は、クロック信号を制仰して、カレントミラー型
ｔごンスアンプを不活セ１化し、さらにセンスアンプの
出力を接地電位までプルダウンさせることにより、ＮＯ
Ｒ回路６″の副部回路を細部することなく、高速動作性
と出力１−ライスデート機能をを備えた増幅回路を実現
するものである。
ｔごンスアンプを不活セ１化し、さらにセンスアンプの
出力を接地電位までプルダウンさせることにより、ＮＯ
Ｒ回路６″の副部回路を細部することなく、高速動作性
と出力１−ライスデート機能をを備えた増幅回路を実現
するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図本発明の第１の実施例の増幅回路の回路図である
。
。
本実施例は、前述の第４図の従来例の増幅回路において
、カレン１゛・マラー型センスアンプ１０１に直列にＰ
ヂ１７ネル型ＭＯ８ｌ−ランジスタＭ１２を接続し、出
力バッファ部のトランジスタＱ１１゜Ｍｎベース、グー
１−と接地の間にプルダウン用Ｎヂャネル型トランジス
タＭ１３を設け、前述の従来例で用いていたＮＯＲ回路
４０１を削除して、カレントミラー型センスアンプ１０
１と出カバツノ７部のトランジスタＱｕ、Ｍｕを直接接
続したちのである。
、カレン１゛・マラー型センスアンプ１０１に直列にＰ
ヂ１７ネル型ＭＯ８ｌ−ランジスタＭ１２を接続し、出
力バッファ部のトランジスタＱ１１゜Ｍｎベース、グー
１−と接地の間にプルダウン用Ｎヂャネル型トランジス
タＭ１３を設け、前述の従来例で用いていたＮＯＲ回路
４０１を削除して、カレントミラー型センスアンプ１０
１と出カバツノ７部のトランジスタＱｕ、Ｍｕを直接接
続したちのである。
通常の動作状態において、クロック信号ＣｔＫは゛Ｌ″
レベルであり、カレント・ミラー型センスアンプ１０１
は活性化されている１）また、この■）、プルダウン用
トランジスターＩＴｌ’ｈ３はオフ状態である。
レベルであり、カレント・ミラー型センスアンプ１０１
は活性化されている１）また、この■）、プルダウン用
トランジスターＩＴｌ’ｈ３はオフ状態である。
したがって、入力信Ｓ″５Ｉｘ、ＩＮに応じて、カレン
トミラー彎１センスアンプ１０１の出力１１゜１２には
十分大きな振幅のレベルが現われ、出力バッファ部の１
〜ランジスタＱｎ、Ｍｎの−・方がオン、他方がオフの
状態になり、結果として、出力端子ＯＵＴには、口”ま
たはｌ Ｌ ＩＩのレベルが現われる。例えば、電源電
圧が５Ｖ、入力信舅ＩＮ、ＩＮｔｆｉそれぞれ３Ｖ、２
Ｖ（７）場合、ｆｌｒ５Ｑ１１．１２．出力端子ＯＬＪ
Ｔは、それぞれ４ＶＯ，５，３，２Ｖになる。
トミラー彎１センスアンプ１０１の出力１１゜１２には
十分大きな振幅のレベルが現われ、出力バッファ部の１
〜ランジスタＱｎ、Ｍｎの−・方がオン、他方がオフの
状態になり、結果として、出力端子ＯＵＴには、口”ま
たはｌ Ｌ ＩＩのレベルが現われる。例えば、電源電
圧が５Ｖ、入力信舅ＩＮ、ＩＮｔｆｉそれぞれ３Ｖ、２
Ｖ（７）場合、ｆｌｒ５Ｑ１１．１２．出力端子ＯＬＪ
Ｔは、それぞれ４ＶＯ，５，３，２Ｖになる。
従来例に比べて、本実施例の増幅回路は、ＮＯＲ回路が
無いため、伝達遅延時間ｒ、ｄが約０．６〜０．７倍ま
で短縮される点が最大の特長である。
無いため、伝達遅延時間ｒ、ｄが約０．６〜０．７倍ま
で短縮される点が最大の特長である。
次に、出力禁止状態、即らクロック信号ＣＬＫが“Ｈ１
１レベルの場合を考える。この場合、カレントミラー型
センスアンプ１０１の電流源であるＰブヤネル型ＭＯＳ
トランジスタＭ１２がオフ、プルダウン用Ｎヂャネル型
ＭＯ８Ｉ−ランジスタＭＩ３がオンの状態になる。した
がって、入カイ警号ＩＮ。
１レベルの場合を考える。この場合、カレントミラー型
センスアンプ１０１の電流源であるＰブヤネル型ＭＯＳ
トランジスタＭ１２がオフ、プルダウン用Ｎヂャネル型
ＭＯ８Ｉ−ランジスタＭＩ３がオンの状態になる。した
がって、入カイ警号ＩＮ。
ＩＮのレベルに関係無く、節点１１，１２Ｉよとｂに接
地電伶まで引き下げられる。その結果、出力バッファ部
のトランジスタＯｎ、Ｍｕはいずれもオフ状態になる。
地電伶まで引き下げられる。その結果、出力バッファ部
のトランジスタＯｎ、Ｍｕはいずれもオフ状態になる。
したがって、出力端子ＯｔＪ Ｔはハイインピータンス
状態となる。
状態となる。
以上の様に、本実施例の増幅回路は、出力ドライステー
ト機能を有しながら、従来に比べて著しく高速に動ｆ１
ツることがわかる。
ト機能を有しながら、従来に比べて著しく高速に動ｆ１
ツることがわかる。
第２図は本発明の第２の実施例の増幅回路の回路図であ
る。
る。
本実施例は、前述の第１の実施例におけるカレントミラ
ー型センスアンプ１０１とＰヂャネル型ＭＯ８ｌ−ラン
ジスタＭ１２をカレントミラー型ヒンスアンブ２０１に
置き換え、インバータ回路１０２を除去した増幅回路で
ある。カレントミラー型センスアンプ１０１と２０１は
、互いにＮヂャネル型ＭＯ８ｔ−ランジスタとＰチャネ
ル型ＭＯ８Ｉ〜シンジスタを入れ換えた構成になってい
る。
ー型センスアンプ１０１とＰヂャネル型ＭＯ８ｌ−ラン
ジスタＭ１２をカレントミラー型ヒンスアンブ２０１に
置き換え、インバータ回路１０２を除去した増幅回路で
ある。カレントミラー型センスアンプ１０１と２０１は
、互いにＮヂャネル型ＭＯ８ｔ−ランジスタとＰチャネ
ル型ＭＯ８Ｉ〜シンジスタを入れ換えた構成になってい
る。
本実施例の様な構成にすることにより、カレント・シラ
ー型センスアンプ２０１内部のＰチャネルｉ（’Ｉ Ｍ
ＯＳ １ヘランジスタＭ２１が、前述の第１の実施例
におけるＰチャネル型ＭＯＳトランジスタＭ＋２と同様
な働きをするため、前述の第１の実施例に比べて、全体
どしてトランジスタ素子数が削減されている。
ー型センスアンプ２０１内部のＰチャネルｉ（’Ｉ Ｍ
ＯＳ １ヘランジスタＭ２１が、前述の第１の実施例
におけるＰチャネル型ＭＯＳトランジスタＭ＋２と同様
な働きをするため、前述の第１の実施例に比べて、全体
どしてトランジスタ素子数が削減されている。
なお、回動動作は、前述の第１実施例と同様である。
第３図は本発明の第３の実施例の増幅回路の回路図であ
る。
る。
本実施例は、前述の第２の実施例におけるＰヂャネル型
ＭＯ８ｔ−シンジスタＭ２１をＮＰＮ型バイポーラ１−
ランジスタＱ３＋に置き換えた増幅回路である。バイポ
ーラトランジスタの高電流駆動能力により、前述の第２
の実施例よりし高速動作が実現できる。ただし、バイポ
ーラトランジスタのベース・エミッタ間オン電圧が約０
．６・−〇、８Ｖあるため、出）Ｊ端子ＯｊＪ Ｔの“
’ ｌ−１”レベルは、前述の各実施例に比べて約０．
６・−〇、８Ｖ抵くなる。
ＭＯ８ｔ−シンジスタＭ２１をＮＰＮ型バイポーラ１−
ランジスタＱ３＋に置き換えた増幅回路である。バイポ
ーラトランジスタの高電流駆動能力により、前述の第２
の実施例よりし高速動作が実現できる。ただし、バイポ
ーラトランジスタのベース・エミッタ間オン電圧が約０
．６・−〇、８Ｖあるため、出）Ｊ端子ＯｊＪ Ｔの“
’ ｌ−１”レベルは、前述の各実施例に比べて約０．
６・−〇、８Ｖ抵くなる。
なｄ３、Ｉｎｌ′ｔ！１動作は、前述の各実施例と同様
である。
である。
〔発明の効果）
以上説明したように本発明は、クロック信号を制御して
、ノＪレントミラー型センスアンプを不活性化し、さら
にセンスアンプの出力を接地電位までプルダウンさせる
ことにより、ＮＯＲ回路習の論理回路を（ｄ加すること
なく、出力１−ライステート化機能を実現でき、従来ど
同様に出力１−シイトステート機能を有しながら、従来
に比べて著しく高速に動作可能な（伝達遅延時間［、ｄ
で約０．６・−〇、 ７倍）増幅回路を実現できる効果
がある。
、ノＪレントミラー型センスアンプを不活性化し、さら
にセンスアンプの出力を接地電位までプルダウンさせる
ことにより、ＮＯＲ回路習の論理回路を（ｄ加すること
なく、出力１−ライステート化機能を実現でき、従来ど
同様に出力１−シイトステート機能を有しながら、従来
に比べて著しく高速に動作可能な（伝達遅延時間［、ｄ
で約０．６・−〇、 ７倍）増幅回路を実現できる効果
がある。
第１図は本発明の第１の実施例の増幅回路を示す回路図
、第２図は本発明の第２の実施例の増幅回路を示す回路
図、第３図は本発明の第３の実施例の増幅回路を示す回
路図、第４図は従来例の増幅回路を示す回路図である。 １０１．２０１，３０１．・・・カレントよラー型セン
スアンプ、 Ｑｌｌ、Ｑ３１・・・ＮＰＮ型バイポーラ１ヘランジス
タ、Ｍｌｌ、Ｍ１３・・・Ｎチャネル型Ｍ ＯＳ Ｉ−
ランジスタ、Ｍ１２．Ｍ２１・・・Ｐヂャネル型ＭＯＳ
トランジスタ、１０２・・・インバータ回路、 ４、０１・・・ＮＯＲ回路。 、１．Ｏ
、第２図は本発明の第２の実施例の増幅回路を示す回路
図、第３図は本発明の第３の実施例の増幅回路を示す回
路図、第４図は従来例の増幅回路を示す回路図である。 １０１．２０１，３０１．・・・カレントよラー型セン
スアンプ、 Ｑｌｌ、Ｑ３１・・・ＮＰＮ型バイポーラ１ヘランジス
タ、Ｍｌｌ、Ｍ１３・・・Ｎチャネル型Ｍ ＯＳ Ｉ−
ランジスタ、Ｍ１２．Ｍ２１・・・Ｐヂャネル型ＭＯＳ
トランジスタ、１０２・・・インバータ回路、 ４、０１・・・ＮＯＲ回路。 、１．Ｏ
Claims (1)
- 【特許請求の範囲】 １）バイポーラトランジスタとＭＯＳトランジスタが電
源と接地の間に直列に接続された出力バッファ部と、 出力がそれぞれ出力バッファ部のトランジスタのベース
、ゲートに接続され、互いに逆相の入力信号を増幅する
２個のカレントミラー型センスアンプと、 各カレントミラー型センスアンプと接続された電流源と
、 出力バッファ部の各トランジスタのベース、ゲートと接
地の間に設けられたプルダウン用トランジスタとを有し
、 クロック信号が入力し、該クロック信号がイネーブルの
とき各カレントミラー型センスアンプは活性化されると
ともに、プルダウン用トランジスタはオフ状態であり、
該クロック信号がデイセーブル状態のとき各カレントミ
ラー型センスアンプは不活性化されるとともに、プルダ
ウン用トランジスタはオン状態となる増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055431A JPH03256295A (ja) | 1990-03-06 | 1990-03-06 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055431A JPH03256295A (ja) | 1990-03-06 | 1990-03-06 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256295A true JPH03256295A (ja) | 1991-11-14 |
Family
ID=12998398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055431A Pending JPH03256295A (ja) | 1990-03-06 | 1990-03-06 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0555075A3 (ja) * | 1992-02-04 | 1994-01-19 | Motorola Inc | |
| EP0574184A3 (ja) * | 1992-06-12 | 1994-02-23 | Advanced Micro Devices Inc |
-
1990
- 1990-03-06 JP JP2055431A patent/JPH03256295A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0555075A3 (ja) * | 1992-02-04 | 1994-01-19 | Motorola Inc | |
| EP0574184A3 (ja) * | 1992-06-12 | 1994-02-23 | Advanced Micro Devices Inc |
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