JPH03256314A - 半導体ウエハー - Google Patents
半導体ウエハーInfo
- Publication number
- JPH03256314A JPH03256314A JP2055424A JP5542490A JPH03256314A JP H03256314 A JPH03256314 A JP H03256314A JP 2055424 A JP2055424 A JP 2055424A JP 5542490 A JP5542490 A JP 5542490A JP H03256314 A JPH03256314 A JP H03256314A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- semiconductor
- view
- present
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/201—Marks applied to devices, e.g. for alignment or identification located on the periphery of wafers, e.g. orientation notches or lot numbers
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置製造において基板として使用され
る半導体ウェハーに関する。
る半導体ウェハーに関する。
従来、この種の半導体ウェハーの製造履歴および特性の
表示は、ロットＮＯおよび検査成績書として半導°体つ
ェハーの梱包に添付する形で行なわれており、添付され
たデータと個々の半導体ウェハーとの対応はレーザーマ
ーカー等により半導体ウェハー表面に特定の通し番号等
を記入する場合と梱包時の順番によって行なう場合とが
あった。
表示は、ロットＮＯおよび検査成績書として半導°体つ
ェハーの梱包に添付する形で行なわれており、添付され
たデータと個々の半導体ウェハーとの対応はレーザーマ
ーカー等により半導体ウェハー表面に特定の通し番号等
を記入する場合と梱包時の順番によって行なう場合とが
あった。
上述した従来の方法のうち、前者は半導体装置を形成す
る半導体ウェハー表面に印字するため、印字された場所
およびその周辺に形成された半導体装置は不良になる他
、半導体装置の製造工程の進行により何重にもパターン
が重ね合わさった場合その判別が困難になる欠点があり
、後者は半導体ウェハーの梱包を解いた後、半導体製造
工程に適合する形にバッチを組み直す際または半導体製
造工程の各処理の時点で半導体ウェハーの取り違い等に
より順番が乱れ、添付された特性票と対応がとれなくな
る欠点があった。
る半導体ウェハー表面に印字するため、印字された場所
およびその周辺に形成された半導体装置は不良になる他
、半導体装置の製造工程の進行により何重にもパターン
が重ね合わさった場合その判別が困難になる欠点があり
、後者は半導体ウェハーの梱包を解いた後、半導体製造
工程に適合する形にバッチを組み直す際または半導体製
造工程の各処理の時点で半導体ウェハーの取り違い等に
より順番が乱れ、添付された特性票と対応がとれなくな
る欠点があった。
本発明の目的は、半導体装置を形成する半導体ウェハー
表面への組響を与えることなく、かつ工程の進行に伴な
うパターンの重ね合せにより書き込まれた符号の読み取
りが困難になることがない半導体ウェハーを提供するこ
とである。
表面への組響を与えることなく、かつ工程の進行に伴な
うパターンの重ね合せにより書き込まれた符号の読み取
りが困難になることがない半導体ウェハーを提供するこ
とである。
〔課題を解決するための手段）
本発明の半導体ウェハーは、該半導体ウェハー側壁の周
方向の等間隔の複数の位置のうち、該半導体ウェハーに
与えられた２進数コートの「１」または「０」に対応し
た位置に凹部が形成されている。
方向の等間隔の複数の位置のうち、該半導体ウェハーに
与えられた２進数コートの「１」または「０」に対応し
た位置に凹部が形成されている。
半導体ウェハー側壁に分類、識別のための表示を設ける
ので、半導体装置を形成する半導体ウェハー表面への影
響を与えることなく、かつ工程の進行に伴なうパターン
の重ね合せにより書き込まれた符号の読み取りが困難に
なることもない。
ので、半導体装置を形成する半導体ウェハー表面への影
響を与えることなく、かつ工程の進行に伴なうパターン
の重ね合せにより書き込まれた符号の読み取りが困難に
なることもない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の半導体ウェハーの側面
図、第２図はその断面図である。
図、第２図はその断面図である。
この半導体ウェハーはスライス工程、面取り工程、鏡面
研磨工程終了後の側壁１の周方向の等間隔の位置Ａ−Ａ
、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄ、ＥＥ、Ｆ−ＦのうちＡ−Ａ
、Ｂ−Ｂ、Ｄ−ＤおよびＥ−Ｅの位置にＹＡＧレーザビ
ームが照射されて円状の凹部２が形成されている。
研磨工程終了後の側壁１の周方向の等間隔の位置Ａ−Ａ
、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄ、ＥＥ、Ｆ−ＦのうちＡ−Ａ
、Ｂ−Ｂ、Ｄ−ＤおよびＥ−Ｅの位置にＹＡＧレーザビ
ームが照射されて円状の凹部２が形成されている。
本実施例ては、凹部２を「１」、凹部２の形成されてい
ない平坦部を「０」として用いるものであり、ＡからＦ
にかけてｒｌ １０１１０Ｊの２進数を示す。なお、凹
部２を「０」、平坦部を「１」として用いても何ら支障
は無い。
ない平坦部を「０」として用いるものであり、ＡからＦ
にかけてｒｌ １０１１０Ｊの２進数を示す。なお、凹
部２を「０」、平坦部を「１」として用いても何ら支障
は無い。
第３図は本発明の第２の実施例の半導体ウェハーの側面
図、第４図はその断面図である。
図、第４図はその断面図である。
この半導体ウェハーはスライス工程、面取り工程、鏡面
研磨工程終了後の側壁１の周方向の等間隔の位置Ａ−Ａ
、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄ、ＥＥ、Ｆ−ＦのうちＡ−Ａ
、Ｂ−Ｂ、Ｄ−ＤおよびＥ−Ｈの位置にタイシンクソー
による切り込みの凹部３が形成されている。
研磨工程終了後の側壁１の周方向の等間隔の位置Ａ−Ａ
、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄ、ＥＥ、Ｆ−ＦのうちＡ−Ａ
、Ｂ−Ｂ、Ｄ−ＤおよびＥ−Ｈの位置にタイシンクソー
による切り込みの凹部３が形成されている。
本実施例でも、第１の実施例と同様に凹部３を「１」、
凹部３の形成されていない平坦部を「０」として用いる
ものである。
凹部３の形成されていない平坦部を「０」として用いる
ものである。
なお、本実施例においては結晶引上げ時のインゴット単
位になるがインゴット形成後より処理できる利点を有す
る。
位になるがインゴット形成後より処理できる利点を有す
る。
以上説明したように本発明は、半導体ウェハー外周側壁
に等間隔で配された複数の位置のうち当該半導体ウェハ
ーに与えられた２進数コードの「１」または「０」に対
応した点に凹部を形成することにより、個々の半導体ウ
ェハーについて半導体装置を形成する半導体ウェハー表
面への影響を与えることなく、かつ工程の進行に伴なう
パターンの重ね合せにより書き込まれた符号の読み取り
が困難になることなく識別用の２進数コートを形成でき
る効果がある。
に等間隔で配された複数の位置のうち当該半導体ウェハ
ーに与えられた２進数コードの「１」または「０」に対
応した点に凹部を形成することにより、個々の半導体ウ
ェハーについて半導体装置を形成する半導体ウェハー表
面への影響を与えることなく、かつ工程の進行に伴なう
パターンの重ね合せにより書き込まれた符号の読み取り
が困難になることなく識別用の２進数コートを形成でき
る効果がある。
第１図は本発明の第１実施例の半導体ウェハーの側面図
、第２図はその断面図、第３図は本発明の′！Ｊ２の実
施例の半導体ウェハーの側面図、第４図はその断面図で
ある。 １・−・・・半導体ウェハー側壁、 ２・・・・・・レーザービームの照射による凹部、３・
・・・・・タイシンクソーによる切り込みによる凹部。
、第２図はその断面図、第３図は本発明の′！Ｊ２の実
施例の半導体ウェハーの側面図、第４図はその断面図で
ある。 １・−・・・半導体ウェハー側壁、 ２・・・・・・レーザービームの照射による凹部、３・
・・・・・タイシンクソーによる切り込みによる凹部。
Claims (1)
- 【特許請求の範囲】 １、半導体ウェハーにおいて、 該半導体ウェハー側壁の周方向の等間隔の複数の位置の
うち、該半導体ウェハーに与えられた２進数コードの「
１」また「０」に対応した位置に凹部が形成されている
ことを特徴とする半導体ウェハー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055424A JPH03256314A (ja) | 1990-03-06 | 1990-03-06 | 半導体ウエハー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2055424A JPH03256314A (ja) | 1990-03-06 | 1990-03-06 | 半導体ウエハー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256314A true JPH03256314A (ja) | 1991-11-15 |
Family
ID=12998199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2055424A Pending JPH03256314A (ja) | 1990-03-06 | 1990-03-06 | 半導体ウエハー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03256314A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894172A (en) * | 1996-05-27 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with identification function |
| US6877668B1 (en) | 1999-10-26 | 2005-04-12 | Komatsu Electronic Metals Co., Ltd. | Marking method for semiconductor wafer |
| JP2007095909A (ja) * | 2005-09-28 | 2007-04-12 | Disco Abrasive Syst Ltd | 特殊形状の結晶方位識別部が形成されたウェーハ |
-
1990
- 1990-03-06 JP JP2055424A patent/JPH03256314A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894172A (en) * | 1996-05-27 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with identification function |
| US6877668B1 (en) | 1999-10-26 | 2005-04-12 | Komatsu Electronic Metals Co., Ltd. | Marking method for semiconductor wafer |
| JP2007095909A (ja) * | 2005-09-28 | 2007-04-12 | Disco Abrasive Syst Ltd | 特殊形状の結晶方位識別部が形成されたウェーハ |
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