JPH0325673A - ディジタル・シグナル・プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、音声信号に係るデータを扱うディジタル・シ
グナル・プロセッサに関する。

〔従来の技術〕

この種のディジタル・シグナル・プロセッサ（ＤＳＰ）
には、加算器や乗算器として浮動小数点形式又は固定小
数点形式の線形表現された数値を扱うものを内蔵したも
のが実用化されている。

このようなディジタル・シグナル・プロセッサの一例が
第４図に示されている．この従来のディジタル・シグナ
ル・プロセッサは、１６ビット固定小数点形式のもので
ある． この従来のディジタル・シグナル・プロセッサは、１６
ビットのデータパス２１．　２２と、命令格納部２３と
、汎用レジスタ２４と、メモリ部２５と、乗算部２６と
、加算部２７と、入出力部２８：　２９とで構威されて
いる． さらに、命令格納部２３は、命令格納メモリ２３Ａと、
プログラム・カウンタ２３Ｂと、スタック２３Ｃとで構
成されている． メモリ部２５は、１６ビット／ワードのＲ　Ａ　Ｍ　（
Ｒａｎ−ｄｏｔａ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）２５
Ａと、１６ビット／ワードのデータ格納メモリ２５Ｂと
で構或されている。゛乗算部２６は、１６ビットの乗数
レジスタ２６Ａと、１６ビットの被乗数レジスタ２６Ｂ
と、乗算器２６Ｃとで構或されている． 演算部２７は、選択回路２７Ａと、１６ビット×２のレ
ジスタ２７Ｂと、加算Ｉ！能を含むＡ　Ｌ　Ｕ　（Ａｒ
ｉｔｈｍｅＬｉｃ　ａｎｄ　Ｌｏｇｉｃ　Ｕｎｉｔ）２
７Ｃとで構成されている。

入出力部２８は、シリアル入力回路２８Ａと、シリアル
出力回路２８Ｂとで構威されており、入出力部２９は、
パラレル入力回路２９Ａと、パラレル出力回路２９Ｂと
で構或されている。

ところで、人間の音声波形をディジタル表現するとき、
線形な２進数表現では１２ビット及び１３ビット程度の
量子化を行えば、音質を殆ど損なうことはないので、こ
のような構或の従来のディジタル・シグナル・プロセッ
サにより、音声波形に係るデータが処理できる。

〔発明が解決しようとするｉｔ’Ｍ） 上述した従来のディジタル・シグナル・プロセッサは、
線形量子化された数値で演算を行う．一方、ＣＣＩＴＴ
　（国際電信電話諮問委員会）勧告Ｇ．７１１に規定さ
れているμ一Ｌａｗ又はＡ−Ｌａ一と呼ばれる非線形則
で量子化を行えば、ｓｂｔｔｌ子化で先に述べたｌ２〜
１３ビット線形量子化と同等の音質が得られることは良
く知られている。公衆回線網等でもこの８ｂｉｔｉｌ子
化された信号が伝送されることが殆どである． この公衆回線等に従来のディジタル・シグナル・プロセ
ッサを接続する場合、入力データを非線形／線形変換を
行ってから演算処理し、結果を線形／非線形変換してか
ら出力せねばならない。従って、ディジタル・シグナル
・プロセッサに外付けの変換回路を設けるか又はディジ
タル・シグナル・プロセッサのソフトウェアで変換処理
を行わねばならない。

さらに、従来のディジタル・シグナル・プロセッサの内
部処理は線形に変換して行うため１２ビットないし１３
ビットの演算となり、メモリの容量増および消費電流の
増加をまねく欠点がある。

本発明の目的は、このような欠点を除去し、線形／非線
形の変換を必要とせず、かつ回路を削減して消費電力を
削減できるディジタル・シグナル・プロセッサを提供す
ることにある。

〔！ｌ題を解決するための手段〕

第１の発明は、所定ビットのデータを収容するメモリ部
とデータ処理の命令を格納する格納部とデータの入出力
をする入出力部とを所定ビット数の第１のバスが収容し
、データの演算をするディジタル・シグナル・プロセッ
サであって、所定ビットの第２のバスと、 前記第１のバスから所定ビットのデータを受け取り、予
め定められた非線形則による乗算をし、所定ビットの乗
算結果を前記第２のバスに送出する演算部と、 前記第１と第２のバスからの所定ビットのデータに基づ
いて、前記非線形則による加算を含む演算をし、所定ビ
ットの演算結果を前記第１のバスに送出する演算部とを
有することを特徴としている。

第２の発明は、所定ビットのデータを収容するメモリ部
とデータ処理の命令を格納する格納部とデータの人出力
をする入出力部とを所定ビットの第１のバスが収容し、
データの演算をするディジタル・シグナル・プロセッサ
であって、前記第１のバスからのデータを、予め定めら
れた非線形則の所定ビットを含むビットのデータで演算
する演算部とを有することを特徴としている。

第３の発明は、所定ビットのデータを収容するメモリ部
とデータ処理の命令を格納する格納部とデータの人出力
をする入出力部とを所定ビットの焔１のバスが収容し、
データの演算をするディジタル・シグナル・プロセッサ
であって、所定ビットを含むビットの第３のバスと、前
記第１のバスから所定ビッ・トのデータを受け取り、予
め定められた非線形則による乗算をし、所定ビットを含
むビットのデータを前記第３のバスに送出する演算部と
、 前記第１のバスからの所定ビットのデータと前記第３の
バスからの所定ビットを含むビットのデータとに基づい
て前記非線形則による加算を含む演算をし、所定ビット
の演算結果を前記第１のバスに送出する演算部とを有す
ることを特徴としている． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第１図は、本発明の一実施例を示す構或図である．本実
施例であるディジタル・シグナル・プロセッサは、音声
信号に係るデータの演算処理をするものである． このディジタル・シグナル・プロセッサは、８ビットの
データバス１，２と、データバスｌに接続され、プログ
ラムを格納している命令格納部３と、データバス１に接
続され、８ビット×２の汎用レジスタ４と、データバス
ｌに接続され、データを保持するメモリ部５と、データ
バスｌに接続されている乗算部６と、データバス１に接
続され、さらにデータバス２を介して乗算部６に接続さ
れている演算部７と、データバスｌに接続され、データ
の人出力をする入出力部８，９とで構威されている。

さらに、命令格納部３は、プログラムが書き込まれてお
り、データバスｌに命令を送る命令格納メモリ３Ａと、
命令格納メモリ３Ａにアドレスを送るプログラム・カウ
ンタ３Ｂと、プログラム・カウンタ３Ｂに接続されてい
るスタック３Ｃとで構威されている． メモリ部５は、データバスｌからアドレスが入力され、
データバスｌとデータの伝送をする８ビット／ワードの
Ｒ　Ａ　Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）５Ａと、データバスｌからアドレスが人力され、
データバス１にデータを送る８ビット／ワードのデータ
格納メモリ５Ｂとで構威されている．乗算部６は、デー
タバスｌか・ら乗数を受け取る８ビットの乗数レジスタ
６Ａと、データバス１から被乗数を受け取る８ビットの
被乗数レジスタ６Ｂと、乗数レジスタ６Ａからの乗数と
被乗数レジスタ６Ｂからの被乗数との、非線形の乗算を
し、８ビットの積のデータをデータバス２に送る乗算器
６Ｃとで構威されている． 演算部７は、データバス１又は２からのデータを選択す
る選択回路７Ａと、データバス１とデータの伝送をする
８ビット×２のレジスタ７Ｂと、選択回路７Ａからのデ
ータとレジスタ７Ｂからのデータとの、非線形加算を含
む演算をするＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　ａｎｄ　
Ｌｏｇｉｃ　Ｕｎｉｔ）　７　Ｃとで構威されている． 入出力部８は、データバス１に接続され、シリアルデー
タとシフト・クロックとが入力されるシリアル人力回路
８Ａと、データバス１に接続され、シフト・クロックが
入力されてシリアルデータを出力するシリアル出力回路
８Ｂとで構威されている． 入出力部９は、データバス１に接続され、８ビットのパ
ラレルデータが入力されるパラレル人力回１９Ａと、デ
ータバスｌに接続され、８ビットのパラレルデータを出
力するパラレル出力回路９Ｂとで構威されている． 次に、このような構戒のディジタル・シグナル・プロセ
ッサの動作について説明する。

このディジタル・シグナル・プロセッサは、命令格納メ
モリ３Ａに書き込まれたプログラムをプログラム・カウ
ンタ３Ｂの指示で順に読み出して実行する。命令として
は、内部バスに接続された各種メモリや人，出力回路、
演算回路間の各種転送命令が用意されている．例えば、
ｒＲＡＭ５Ａの１００番地に格納されているデータを、
乗算器６Ｃの一方の入力である被乗数レジスタ６Ｂへロ
ードせよ」という命令が実行可能である。

このディジタル・シグナル・プロセッサに量子化された
信号波形を入力すれば、目的に応じたプログラムを命令
格納メモリ３Ａに用意しておくことにより、フィルタリ
ングやフーリエ変換等のディジタル信号処理を施した信
号を出力することが可能である． このような処理は、従来のディジタル・シグナル・プロ
セッサでも全く共通の事柄であるが、従来技術は乗算器
及びＡ　Ｌ　Ｕが１６ビットの線形量子化された数値同
志の演算を行うものである。これに対して、本実施例で
あるディジタル・シグナル・プロセッサでは、ＣＣｒＴ
Ｔ勧告Ｇ．７１１に示される非線形則、すなわち８ビッ
トのμ−Ｌａｗ則で量子化された数値同志の演算を行う
ものである点が異なる． ここでμ−Ｌａｗ則で量子化された数値について説明し
ておく． μ−Ｌａｗ則の数値は８ｂｉｔで表現されこれをｂ，〜
ｂ０とする。

さらに、ｂ，は、極性を示し、１なら正、０なら負と意
味付けられている。

ｂ＆　ｂｓ　ｂ．は、セグメント番号（ｋ）を示し、１
１１ならセグメント１、０００ならセグメント８と意味
付けられている． ｂｓ　ｂｔ　ｂｔ　　ｂｅは、ステップ番号（ｍ）を示
し、１１ｌ１ならステップ１　、００００ならステップ
１６と意味付けられている．従って、線形表現になおす
と下弐になる。

線形値の絶対値−２”Ｘ　（ｍ＋１５．５）　−３３こ
のような表現形式の８ｂｉｔデータの演算を行う乗算器
６Ｃは、乗数の８ビットと被乗数の８ｂｉｔのあわせて
１６ビットのアドレスを持つＲＯＭ（ＲｅａＯｎｌｙ　
Ｍｅｍｏｒｙ）により容易に実現できるし、一部論理回
路化することにより、そのＲＯＭ容量を更に小さくでき
ることは明らかである。また、加算器についても、乗算
器と全く同様である。

ところで、第１図に示されるディジタル・シグナル・プ
ロセッサを用いてディジタル信号処理を行うと、乗算結
果も加算結果も８ビット化されてしまうために計算途中
で切り捨てが生じ、この切り捨てが累積して大きな演算
誤差を生ずる場合がある。

第２図は、このような場合に用いられる、第２の発明の
一例を示す図である。この加Ｘ器．乗算器は、８ビント
で切り捨てられ・る下位桁の数値を、μ−Ｌａｗ則に準
じて９ビット以」二に拡張して保存しようとするもので
ある．この加算器．乗算器では、８ビットを１１ビット
に拡張している。すなわち、加算器，乗算器には、８ビ
ットのｂ１〜ｂ，に、３ビットのｂ−．−ｂ．．，が付
加された１１ビットの数値が入力される．そして、加算
器，乗算器は、これらの数値を処理し、１１ビットの数
値を出力ずる，ｂ−＋ｂ−ｚｂ−３の番号をｎとし、数
値を線形表現になおすと下弐になる。

線形値の絶対値＝２”ｘ　（ｍ＋１５．５）　＋２ト’
Ｘｎ−３３ このように、この加算器，乗算器は、拡張数値表現によ
り、８　ｂｉｔをｌｌｂｉｔに拡張している。なお、入
力数値として拡張されていない８ビットｐＬａｗ則の数
値を使用するときには、拡張された部分の各ビットがゼ
ロであると見なせば良い。このような加算器，乗算器は
、前例と同様ＲＯＭや論理回路の組合せで容易に実現で
き、またＡ−１、ａｈ刑の適用も可能である。

第３図は、第３の発明の一例を示す構成図である。この
本実施例であるディジタル・シグナル・プロセッサは、
８ビットのデータバスｌｌと、１３ビットのデータバス
１２と、データバス１１に接続され、プログラムを格納
している命令格納部１３と、データバス１ｌに接続され
、８ビット×２の汎用レジスク１４と、データバス１ｌ
に接続され、データを保持するメモリ部１５と、データ
バス１１に接続されている乗算部１６と、データバス１
ｌに接続され、さらにデータバスｌ２を介して乗算部ｌ
６に接続されている演算部１７と、データバス１１に接
続され、データの入出力をする入出力部１８．　１９と
で構或されている．さらに、命令格納部ｌ３は、プログ
ラムが書き込まれており、データバス１ｌに命令を送る
命令格納メモリ１３Ａと、命令格納メモリ１３Ａにアド
レスを送るプログラム・カウンタ１３Ｂと、プログラム
・カウンタ１３Ｂに接続されているスタック１３Ｃとで
構威されている． メモリ部１５は、データバス１１からアドレスが入力さ
れ、データバス１１とデータの伝送をする８ビット／ワ
ードのＲＡＭ１５Ａと、データバス１１からアドレスが
人力され、データバスｌ１にデータを送る８ビット／ワ
ードのデータ格納メモリ１５Ｂとで構成されている。

乗算部ｌ６は、データバス１１から乗数を受け取る８ビ
ットの乗数レジスタ１６Ａと、データバス１１から被乗
数を受け取る８ビットの被乗数レジスタ１６Ｂと、乗数
レジスタ１６Ａからの乗数と被乗数レジスタ１６Ｂから
の被乗数との、非線形の乗算をし、１３ビットの積のデ
ータをデータバス２に送る乗算器１６ｃとで構成されて
いる。

演算部１７は、データバス１１又はｌ２からのデータを
選択する選択回路１７Ａと、データバス１１とデータの
伝送をする１３ビット×２のレジスタ１７Ｂと、選択回
路１７Ａからのデータとレジスタ１７Ｂからのデータと
の、非線形加算を含む演算をするＡ　Ｉ．，　Ｕ１７Ｃ
とで構戒されている。

入出力部ｌ８は、データバス１ｌに接続され、シリアル
データとシフト・クロックとが入力されるシリアル入力
回路１８Ａと、データバス１１に接続され、シフト・ク
ロックが入力されてシリアルデータを出力するシリアル
出力回路１８とで構威されている。

入出力部１９は、データバス１１に接続され、８ビット
のパラレルデータが入力されるパラレル入力回路１９Ａ
と、データバス１工に接続され、８ビットのパラレルデ
ータを出力するパラレル出力回路１９Ｂとで構威されて
いる。

このような構或のディジタル・シグナル・プロセッサは
、拡張表現として８　ｂｉｔをｉ３ｂｉｔに拡張した例
である。すなわち、メモリ部，入出力部，レジスタ，デ
ータパス等すべてを１３ｂｉｔに拡張するのではなく、
乗算器１６の出力，加算機能を含むＡＬＵ１７Ｃの入出
力および加算結果を一時蓄えておくためのレジスタ１７
Ｂのみを拡張しているため、全体のデータバス１１やメ
モリは８ｂｉｔ構成のままで済んでいる． なお、ＡＬＵ１７Ｃの出力の１３ビット構或レジスタ（
アキュムレータ）１７Ｂから、データをメモリや出力回
路に転送を行うと、８ｂｉｔを超える部分は切り捨てら
れてしまう。従って、演算の途中結果をメモリに必ず格
納しなければならないようなディジタル信号処理に、こ
のディジタル・シグナル・プロセッサを適用しても切り
捨て誤差の蓄積は避けられない．しかし、このディジタ
ル・シグナル・プロセッサにおいて、アキュムレータ１
７Ｂが２つあることを利用して演算の途中ではメモリへ
転送せずにアキュムレータ１７Ｂに残しておくようにし
、演算の最終結果のみをメモリや出力回路へ転送するよ
うにプログラムを工夫すれば誤差のＩＡｍは無い． このようにして、ディジタル数値の加算器，乗算器を含
み、加算器の入出力及び乗算器の人出力がすぺてＣＣＩ
ＴＴ勧告Ｇ．７１１に示されるμ−Ｌａ一則又はＡ−Ｌ
ａｗ則のＢｂｉｔ数であるディジタル・シグナル・プロ
セッサを提供できる。

また、ディジタル数値の加算器，乗算器を含み、加算器
の入出力，および乗算器の入出力がすべて９ビット以上
のディジタル数値でありかつその９ビット以上のディジ
タル数値の上位８ビットがＣＣＩＴ丁勧告Ｇ．７１１に
示されるμ一Ｌａ一則又はＡＬａ一則であるディジタル
・シグナル・プロセッサを提供できる。

さらに、ディジタル数値の加Ｋ器，乗算器，データメモ
リ，論理演算器，レジスタ，入力回路．出力回路及びそ
れらを結ぶデータパスを含み、加算器と乗算器は先の特
徴を有し、データパスのうち加算器，乗算器，レジスタ
の３者を結ぶ部分のみ９ビット以上のバスであるが、他
のデータパスは８ｂｉ−バスであるディジタル・シグナ
ル・プロセッサを提供できる。

〔発明の効果〕

以上説明したように、本発明によれば、公衆回線等の例
えば８ｂｉｔ非線形量子化された音声信号を扱う回線と
接続する際には、線形／非線形変換を行う必要がなくな
る。これは線形／非線形変換をハードウエアで実現する
ことと比較すると、回路の削減が可能であり、ソフトウ
ェアで実現することと比較するとプログラム量の削減，
処理速度の向上効果がある。

また、内部の入出力部，メモリ部等が例えば８ｂｉｔ構
或で済むので、回路の削減効果および消費電力の削減効
果がある。

【図面の簡単な説明】

第１図は、第１の発明の一実施例を示す構成図、第２図
は、第２の発明を実施した、ディジタル・シグナル・プ
ロセッサの加算器，乗算器部分の説明図、 第３図は、第３の発明の一実施例を示す構或図、第４図
は、従来のディジタル・シグナル・プロセッサの一例を
示す構戒図である。 １，２・・・データパス ３・・・・・命令格納部 ４・・・・・汎用レジスタ ５・・・・・メモリ部 ６・・・・・乗算部 ７・・・・・演算部 ８，９・・・入出力部

Claims (3)

【特許請求の範囲】
1. （１）所定ビットのデータを収容するメモリ部とデータ
   処理の命令を格納する格納部とデータの入出力をする入
   出力部とを所定ビット数の第１のバスが収容し、データ
   の演算をするディジタル・シグナル・プロセッサであっ
   て、 所定ビットの第２のバスと、 前記第１のバスから所定ビットのデータを受け取り、予
   め定められた非線形則による乗算をし、所定ビットの乗
   算結果を前記第２のバスに送出する演算部と、 前記第１と第２のバスからの所定ビットのデータに基づ
   いて、前記非線形則による加算を含む演算をし、所定ビ
   ットの演算結果を前記第１のバスに送出する演算部とを
   有することを特徴とするディジタル・シグナル・プロセ
   ッサ。
2. （２）所定ビットのデータを収容するメモリ部とデータ
   処理の命令を格納する格納部とデータの入出力をする入
   出力部とを所定ビットの第１のバスが収容し、データの
   演算をするディジタル・シグナル・プロセッサであって
   、 前記第１のバスからのデータを、予め定められた非線形
   則の所定ビットを含むビットのデータで演算する演算部
   とを有することを特徴とするディジタル・シグナル・プ
   ロセッサ。
3. （３）所定ビットのデータを収容するメモリ部とデータ
   処理の命令を格納する格納部とデータの入出力をする入
   出力部とを所定ビットの第１のバスが収容し、データの
   演算をするディジタル・シグナル・プロセッサであって
   、 所定ビットを含むビットの第３のバスと、 前記第１のバスから所定ビットのデータを受け取り、予
   め定められた非線形則による乗算をし、所定ビットを含
   むビットのデータを前記第３のバスに送出する演算部と
   、 前記第１のバスからの所定ビットのデータと前記第３の
   バスからの所定ビットを含むビットのデータとに基づい
   て前記非線形則による加算を含む演算をし、所定ビット
   の演算結果を前記第１のバスに送出する演算部とを有す
   ることを特徴とするディジタル・シグナル・プロセッサ
   。