JPH0438541A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH0438541A JPH0438541A JP14541190A JP14541190A JPH0438541A JP H0438541 A JPH0438541 A JP H0438541A JP 14541190 A JP14541190 A JP 14541190A JP 14541190 A JP14541190 A JP 14541190A JP H0438541 A JPH0438541 A JP H0438541A
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- digital signal
- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、供給されるデジタル信号の演算処理を行うよ
うなデジタル信号処理装置に関する。
うなデジタル信号処理装置に関する。
本発明は、供給されるデジタル信号の演算を行うような
デジタル信号処理装置において、該デジタル信号処理装
置内に設けられているデータメモリを、サンプル単位で
演算処理を行うためのサンプル処理部と、ブロック単位
で演算処理を行うためのブロック処理部とに分割して使
用し、上記サンプル処理部はサンプリング周期に同期し
てベースアドレスをインクリメントし、上記ブロック処
理部はブロック周期に同期してベースアドレスをインク
リメントすることにより、また、供給されるデジタル信
号に対してサンプル単位での処理のみを行う場合に上記
ブロック処理部もサンプル処理部として連結し、上記デ
ータメモリ全体をサンプル処理部として用いることによ
り、そして、上記データメモリへのメモリアクセスにイ
ンクリメントタイプのアドレスカウンタを用いることに
より、処理内容に応してサンプル毎またはブロック毎の
演算処理を容易に行うことができるようなデジタル信号
処理装置である。
デジタル信号処理装置において、該デジタル信号処理装
置内に設けられているデータメモリを、サンプル単位で
演算処理を行うためのサンプル処理部と、ブロック単位
で演算処理を行うためのブロック処理部とに分割して使
用し、上記サンプル処理部はサンプリング周期に同期し
てベースアドレスをインクリメントし、上記ブロック処
理部はブロック周期に同期してベースアドレスをインク
リメントすることにより、また、供給されるデジタル信
号に対してサンプル単位での処理のみを行う場合に上記
ブロック処理部もサンプル処理部として連結し、上記デ
ータメモリ全体をサンプル処理部として用いることによ
り、そして、上記データメモリへのメモリアクセスにイ
ンクリメントタイプのアドレスカウンタを用いることに
より、処理内容に応してサンプル毎またはブロック毎の
演算処理を容易に行うことができるようなデジタル信号
処理装置である。
〔従来の技術］
デジタル信号処理装置である、いわゆるＤＳＰを用いた
演算処理において、供給されるデジタル信号のサンプル
毎と、所定の複数サンプルであるブロック毎との両方の
信号処理が必要とされる場合がある。
演算処理において、供給されるデジタル信号のサンプル
毎と、所定の複数サンプルであるブロック毎との両方の
信号処理が必要とされる場合がある。
これは、例えば記録密度や伝送レートの軽減等をはかる
ことを目的として、供給されるデジタル信号の所定の複
数サンプルを１ブロックとし、このブロック毎にビット
圧縮処理を行うビット圧縮装置を、ＤＳＰによりソフト
ウェア的に実現する場合等が挙げられる。
ことを目的として、供給されるデジタル信号の所定の複
数サンプルを１ブロックとし、このブロック毎にビット
圧縮処理を行うビット圧縮装置を、ＤＳＰによりソフト
ウェア的に実現する場合等が挙げられる。
このブロック毎のビット圧縮装置としては、様々なもの
が考えられているが、その中の一例として第４図に示す
ようなビット圧縮装置が挙げられる。
が考えられているが、その中の一例として第４図に示す
ようなビット圧縮装置が挙げられる。
この第４図に示すビット圧縮装置も上記供給されるデジ
タル信号のサンプル毎及びブロック毎の処理を必要とす
るようなものであり、先ず、入力端子５１からアナログ
信号を所定の周波数でサンプリングしてアナログ−デジ
タル変換した、サンプル毎のデジタル信号が供給される
。
タル信号のサンプル毎及びブロック毎の処理を必要とす
るようなものであり、先ず、入力端子５１からアナログ
信号を所定の周波数でサンプリングしてアナログ−デジ
タル変換した、サンプル毎のデジタル信号が供給される
。
このサンプル毎に供給されたデジタル信号は、０次（ス
トレート）フィルタ５２．１次フィルタ５３及び２次フ
ィルタ５４にそれぞれ供給される。
トレート）フィルタ５２．１次フィルタ５３及び２次フ
ィルタ５４にそれぞれ供給される。
上記０次フィルタ５２は、供給されたサンプル毎のデジ
タル信号をそのまま出力し、これをブロック内最大絶対
値検出回路５５に供給する。
タル信号をそのまま出力し、これをブロック内最大絶対
値検出回路５５に供給する。
上記１次フィルタ５３は、供給されたサンプル毎のデジ
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの１つ前のサンプルデータとの差分をとり、これを
ブロック内最大絶対値検出ｌ路５６に供給する。
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの１つ前のサンプルデータとの差分をとり、これを
ブロック内最大絶対値検出ｌ路５６に供給する。
上記２次フィルタ５４は、供給されたサンプル毎のデジ
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの２つ前のサンプルデータとの差分とり、これをブ
ロック内最大絶対値検出回路５７に供給する。
タル信号の現在のサンプルデータと該現在のサンプルデ
ータの２つ前のサンプルデータとの差分とり、これをブ
ロック内最大絶対値検出回路５７に供給する。
上記ブロック内最大絶対値検出回路５５，５６゜５７は
、供給されるサンプル毎のデジタル信号の所定の複数サ
ンプルを１ブロックとして、この１フロツク毎にブロッ
ク内最大絶対値を検出し、これをそれぞれ比較レンジ検
出回路５８に供給する。
、供給されるサンプル毎のデジタル信号の所定の複数サ
ンプルを１ブロックとして、この１フロツク毎にブロッ
ク内最大絶対値を検出し、これをそれぞれ比較レンジ検
出回路５８に供給する。
比較レンジ検出回路５８は、供給される３つのブロック
内最大絶対値のうち、最小の値のデジタルデータがどの
フィルタを介したかを示すフィルタデータをセレクタ５
９及び出力端子６４に供給すると共に、該最小の値のデ
ジタルデータのレンジを検出し、これをレンジデータと
してブロックフローティング処理部６０内のレンジング
回路６１及び出力端子６５に供給する。
内最大絶対値のうち、最小の値のデジタルデータがどの
フィルタを介したかを示すフィルタデータをセレクタ５
９及び出力端子６４に供給すると共に、該最小の値のデ
ジタルデータのレンジを検出し、これをレンジデータと
してブロックフローティング処理部６０内のレンジング
回路６１及び出力端子６５に供給する。
上記セレクタ５９は、上記フィルタデータにより指定さ
れたフィルタを介したブロックのデジタル信号を選択し
、これをレンジング回路６１に供給する。
れたフィルタを介したブロックのデジタル信号を選択し
、これをレンジング回路６１に供給する。
レンジング回路６１は、供給されるブロック毎のデジタ
ル信号を上記レンジデータに基づいてシフトし、これを
再量子化器６２に供給する。
ル信号を上記レンジデータに基づいてシフトし、これを
再量子化器６２に供給する。
再量子化器６２は、上記レンジデータに基づいてシフト
されたブロック毎デジタル信号を所定のビットに再量子
化し、エンコードデータとして出力端子６３を介して出
力する。
されたブロック毎デジタル信号を所定のビットに再量子
化し、エンコードデータとして出力端子６３を介して出
力する。
なお、このエンコードデータは、上記出力端子６４を介
して出力されるフィルタデータ及び出力端子６５を介し
て出力されるレンジデータに基づいてデコードされる。
して出力されるフィルタデータ及び出力端子６５を介し
て出力されるレンジデータに基づいてデコードされる。
ここで、アドレスアクセスについては種々あるが、イン
クリメントを用いた該アドレスアクセスで上記フィルタ
計算を行うと、上記サンプル毎に供給されるデジタル信
号は一旦メモリ等に記憶され、所定のアドレスに記憶さ
れているサンプルデータを基に上記１次差分や２次差分
を求める等のフィルタ計算が行われる。そして、１つの
サンプルについてのフィルタ計算が終了すると、アドレ
スを“１”づつインクリメントし、次のサンプルデータ
を基に再度フィルタ計算を行う等のように、いわゆるベ
ースアドレスを１１”づつインクリメントしてフィルタ
計算が行われる。
クリメントを用いた該アドレスアクセスで上記フィルタ
計算を行うと、上記サンプル毎に供給されるデジタル信
号は一旦メモリ等に記憶され、所定のアドレスに記憶さ
れているサンプルデータを基に上記１次差分や２次差分
を求める等のフィルタ計算が行われる。そして、１つの
サンプルについてのフィルタ計算が終了すると、アドレ
スを“１”づつインクリメントし、次のサンプルデータ
を基に再度フィルタ計算を行う等のように、いわゆるベ
ースアドレスを１１”づつインクリメントしてフィルタ
計算が行われる。
これに対して上記ブロック内最大値の検出は、例えば上
記データメモリに１サンプル毎に１ブロック分のデジタ
ル信号を次々供給し、現在記憶されているデジタルデー
タが、後から供給されたデジタルデータより大きい場合
にのみ書換えを行うことにより検出される。
記データメモリに１サンプル毎に１ブロック分のデジタ
ル信号を次々供給し、現在記憶されているデジタルデー
タが、後から供給されたデジタルデータより大きい場合
にのみ書換えを行うことにより検出される。
しかし、上記ブロック内最大値を検出する際には、上記
サンプル毎のフィルタ計算の時のようにサンプル毎にア
ドレスをインクリメントしないほうが便利である。
サンプル毎のフィルタ計算の時のようにサンプル毎にア
ドレスをインクリメントしないほうが便利である。
また、上述のビット圧縮装置のように、サンプル毎及び
ブロック毎の信号処理が必要な場合でも、信号の処理内
容に応じたベースアドレスのインクリメントが行え、信
号処理を容易に行えるようなデジタル信号処理装置の開
発が望まれている。
ブロック毎の信号処理が必要な場合でも、信号の処理内
容に応じたベースアドレスのインクリメントが行え、信
号処理を容易に行えるようなデジタル信号処理装置の開
発が望まれている。
本発明は上述の課題に鑑みてなされたものであり、簡単
な構成で、信号の処理内容に応じたベースアドレスのイ
ンクリメントにより、信号処理の容易化を図れるような
デジタル信号処理装置の擾供を目的とする。
な構成で、信号の処理内容に応じたベースアドレスのイ
ンクリメントにより、信号処理の容易化を図れるような
デジタル信号処理装置の擾供を目的とする。
上述したような目的を達成するため本発明は、供給され
るデジタル信号の演算を行うようなデジタル信号処理装
置において、上記デジタル信号処理装置内のデータメモ
ＩＪを、供給されるデジタル信号の各サンプルデータに
ついてサンプル単位で演算処理を行うためのサンプル処
理部と、供給されるデジタル信号の所定の複数サンプル
を１ブロックとしてこのブロック単位の演算処理を行う
ためのブロック処理部とに分割し、上記サンプル処理部
はサンプリング周期に同期してベースアドレスをインク
リメントし、上記ブロック処理部はブロック周期に同期
してベースアドレスをインクリメントすることにより、
また、上記供給されるデジタル信号に対してサンプル単
位での処理のみを行う場合に、上記ブロック処理部もサ
ンプル処理部として連結し、上記データメモリ全体をサ
ンプル処理部として用いることにより、また、上記デー
タメモリへのメモリアクセスにインクリメントタイプの
アドレスカウンタを用いたものである。
るデジタル信号の演算を行うようなデジタル信号処理装
置において、上記デジタル信号処理装置内のデータメモ
ＩＪを、供給されるデジタル信号の各サンプルデータに
ついてサンプル単位で演算処理を行うためのサンプル処
理部と、供給されるデジタル信号の所定の複数サンプル
を１ブロックとしてこのブロック単位の演算処理を行う
ためのブロック処理部とに分割し、上記サンプル処理部
はサンプリング周期に同期してベースアドレスをインク
リメントし、上記ブロック処理部はブロック周期に同期
してベースアドレスをインクリメントすることにより、
また、上記供給されるデジタル信号に対してサンプル単
位での処理のみを行う場合に、上記ブロック処理部もサ
ンプル処理部として連結し、上記データメモリ全体をサ
ンプル処理部として用いることにより、また、上記デー
タメモリへのメモリアクセスにインクリメントタイプの
アドレスカウンタを用いたものである。
〔作用］
本発明にかかるデジタル信号処理装置においては、デー
タメモリを分割して一方をサンプル処理に用い、他方を
ブロック処理に用い、上記サンプル処理部はサンプリン
グ周期に同期してベースアドレスをインクリメントし、
上記ブロック処理部はブロック周期に同期してベースア
ドレスをインクリメントすることにより、また、信号処
理をサンプル毎のみ行えばよい場合に、上記ブロック処
理部もサンプル処理部とし、上記データメモリ全体をサ
ンプル処理部として用いることにより、また、上記デー
タメモリへのメモリアクセスにインクリメントタイプの
アドレスカウンタを用いることにより、サンプル毎の信
号処理及びブロック毎の信号処理の両方に対応すること
ができる。
タメモリを分割して一方をサンプル処理に用い、他方を
ブロック処理に用い、上記サンプル処理部はサンプリン
グ周期に同期してベースアドレスをインクリメントし、
上記ブロック処理部はブロック周期に同期してベースア
ドレスをインクリメントすることにより、また、信号処
理をサンプル毎のみ行えばよい場合に、上記ブロック処
理部もサンプル処理部とし、上記データメモリ全体をサ
ンプル処理部として用いることにより、また、上記デー
タメモリへのメモリアクセスにインクリメントタイプの
アドレスカウンタを用いることにより、サンプル毎の信
号処理及びブロック毎の信号処理の両方に対応すること
ができる。
以下、本発明にかかるデジタル信号処理装置の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
本発明にかかるデジタル信号処理装置は、第１図の機能
ブロック図に示すように、供給されるデジタル信号のサ
ンプル毎にベースアドレスをインクリメントする第１の
アドレスカウンタ１と、供給されるデジタル信号の複数
サンプルを１ブロックとし、このブロック毎にベースア
ドレスをインクリメントする第２のアドレスカウンタ２
と、信号の処理内容に応じて上記第１のアドレスカウン
タ１からのベースアドレスまたは第２のアドレスカウン
タ２からのベースアドレスを選択して出力するセレクタ
３と、入力端子６から供給される論理アドレスと上記セ
レクタ４からの選択されたベースアドレスとを加算して
物理アドレスとしてデータメモリ５に供給する加算器４
と、サンプル処理部５ａ及びブロック処理部５ｂに記憶
領域が分割されている、例えばＲＡＭ （ランダム・ア
クセス・メモリ）等のデータメモリ５とからなっている
。
ブロック図に示すように、供給されるデジタル信号のサ
ンプル毎にベースアドレスをインクリメントする第１の
アドレスカウンタ１と、供給されるデジタル信号の複数
サンプルを１ブロックとし、このブロック毎にベースア
ドレスをインクリメントする第２のアドレスカウンタ２
と、信号の処理内容に応じて上記第１のアドレスカウン
タ１からのベースアドレスまたは第２のアドレスカウン
タ２からのベースアドレスを選択して出力するセレクタ
３と、入力端子６から供給される論理アドレスと上記セ
レクタ４からの選択されたベースアドレスとを加算して
物理アドレスとしてデータメモリ５に供給する加算器４
と、サンプル処理部５ａ及びブロック処理部５ｂに記憶
領域が分割されている、例えばＲＡＭ （ランダム・ア
クセス・メモリ）等のデータメモリ５とからなっている
。
このような構成を有するデジタル信号処理装置の上記デ
ータメモリ５の分割使用時の動作の一例を第２図のフロ
ーチャートに示す。
ータメモリ５の分割使用時の動作の一例を第２図のフロ
ーチャートに示す。
この−例においては、入力端子６から供給される論理ア
ドレスのＭＳＢ （最上位ビット）の符号に応じてデー
タメモリ５からの読み出しアドレスを制御するようにし
た。
ドレスのＭＳＢ （最上位ビット）の符号に応じてデー
タメモリ５からの読み出しアドレスを制御するようにし
た。
先ず、ステップ１０において入力端子６から供給される
論理アドレスのＭＳＢが“Ｏ”であるか否かが判別され
、Ｙｅｓの場合はステップ１１に進み、Ｎｏの場合はス
テップ１２に進む。
論理アドレスのＭＳＢが“Ｏ”であるか否かが判別され
、Ｙｅｓの場合はステップ１１に進み、Ｎｏの場合はス
テップ１２に進む。
この論理アドレスは、信号処理内容に応じて出力され、
例えば該信号処理をサンプル毎に行う場合にはＭＳＢを
“０”とする論理アドレスが入力端子６を介して加算器
４に供給され、信号処理をブロック毎に行う場合にはＭ
ＳＢを“１”とする論理アドレスが入力端子６を介して
加算器４に供給される。
例えば該信号処理をサンプル毎に行う場合にはＭＳＢを
“０”とする論理アドレスが入力端子６を介して加算器
４に供給され、信号処理をブロック毎に行う場合にはＭ
ＳＢを“１”とする論理アドレスが入力端子６を介して
加算器４に供給される。
ステップ１１では、上記供給された論理アドレスのＭＳ
Ｂが１０′であるときは、サンプル毎の信号処理を行い
たい場合のため、セレクタ３がサンプル毎にベースアド
レスをインクリメントする第１のアドレスカウンタ１か
らのベースアドレスを選択しステップ１３に進む。
Ｂが１０′であるときは、サンプル毎の信号処理を行い
たい場合のため、セレクタ３がサンプル毎にベースアド
レスをインクリメントする第１のアドレスカウンタ１か
らのベースアドレスを選択しステップ１３に進む。
この第１のアドレスカウンタ１からのベースアドレスは
、加算器４に供給される。
、加算器４に供給される。
ステップ１３では、加算器４において、上記ＭＳＢが“
０”の論理アドレスと、第１のアドレスカウンタｌから
のベースアドレスとが加算され、該ＭｓＢが“０１の物
理アドレスを得てステップ１５に進む。
０”の論理アドレスと、第１のアドレスカウンタｌから
のベースアドレスとが加算され、該ＭｓＢが“０１の物
理アドレスを得てステップ１５に進む。
ステップ１５では、このＭＳＢが＠０”の物理アドレス
をデータメモリ５に供給して終了する。
をデータメモリ５に供給して終了する。
すなわち、上記論理アドレスのＭＳＢが°０”の場合に
は、セレクタ３から供給されるベースアドレスが加算器
４で加算された場合にサンプル処理部５ａのアドレスを
示すものとなり、このＭＳＢが“０“の物理アドレスを
データメモリ５に供給することにより、データメモリの
サンプル処理部に記憶されているデータについて信号処
理を行うことができる。
は、セレクタ３から供給されるベースアドレスが加算器
４で加算された場合にサンプル処理部５ａのアドレスを
示すものとなり、このＭＳＢが“０“の物理アドレスを
データメモリ５に供給することにより、データメモリの
サンプル処理部に記憶されているデータについて信号処
理を行うことができる。
一方、ステップ１０において、論理アドレスのＭＳＢが
Ｏ”ではなく、“１″と判断された場合にはステップ１
２において、セレクタ３が第２のアドレスカウンタ２か
らのベースアドレスを選択しステップ１４に進む。
Ｏ”ではなく、“１″と判断された場合にはステップ１
２において、セレクタ３が第２のアドレスカウンタ２か
らのベースアドレスを選択しステップ１４に進む。
これは、論理アドレスのＭＳＢが“１”の場合は、ブロ
ック処理部５ｂに記憶されている信号処理を行うことを
示しているため、セレクタ３は、供給されるデジタル信
号のブロック毎にアドレスデータをインクリメントして
いる第２のアドレスカウンタ２からのベースアドレスを
選択してこれを加算器４に供給する。
ック処理部５ｂに記憶されている信号処理を行うことを
示しているため、セレクタ３は、供給されるデジタル信
号のブロック毎にアドレスデータをインクリメントして
いる第２のアドレスカウンタ２からのベースアドレスを
選択してこれを加算器４に供給する。
ステップ１４では、加算器４において、上記ＭＳＢが“
１°の論理アドレスと、上記第２のアドレスカウンタ２
からのブロック毎のベースアドレスとを加算し、ＭＳＢ
が“ビの物理アドレスを得てステップ１５に進む。
１°の論理アドレスと、上記第２のアドレスカウンタ２
からのブロック毎のベースアドレスとを加算し、ＭＳＢ
が“ビの物理アドレスを得てステップ１５に進む。
ステップ１５では、上記加算器２で生成した物理アドレ
スをデータメモリ５に供給し終了する。
スをデータメモリ５に供給し終了する。
この、物理アドレスのＭＳＢが′１”であるため、デー
タメモリ５内のブロック処理部５ｂに記憶されたデジタ
ル信号について信号処理が行われることになる。
タメモリ５内のブロック処理部５ｂに記憶されたデジタ
ル信号について信号処理が行われることになる。
このように、供給されるデジタル信号のサンプル毎にベ
ースアドレスをインクリメントする第１のアドレスカウ
ンタ１と、該デジタル信号のブロック毎にベースアドレ
スをインクリメントする第２のアドレスカウンタ２とを
設け、信号処理内容に応じた論理アドレスを加算器４に
供給するとともに、該信号処理内容に応じて第１のアド
レスカウンタｌまたは第２のアドレスカウンタ２からの
ベースアドレスを選択し、該加算器４において上記論理
アドレスと選択されたベースアドレスとを加電し物理ア
ドレスとし、この物理アドレスでデータメモリに記憶さ
れたデジタル信号の信号処理を行うことにより、信号処
理内容に応じて該デジタル信号のサンプル毎またはブロ
ック毎の信号処理を行うことができる。
ースアドレスをインクリメントする第１のアドレスカウ
ンタ１と、該デジタル信号のブロック毎にベースアドレ
スをインクリメントする第２のアドレスカウンタ２とを
設け、信号処理内容に応じた論理アドレスを加算器４に
供給するとともに、該信号処理内容に応じて第１のアド
レスカウンタｌまたは第２のアドレスカウンタ２からの
ベースアドレスを選択し、該加算器４において上記論理
アドレスと選択されたベースアドレスとを加電し物理ア
ドレスとし、この物理アドレスでデータメモリに記憶さ
れたデジタル信号の信号処理を行うことにより、信号処
理内容に応じて該デジタル信号のサンプル毎またはブロ
ック毎の信号処理を行うことができる。
このため、例えば上述のビット圧縮装置のように、回路
の前半でサンプル毎の信号処理を必要とし、また、回路
の後半でブロック毎の信号処理を必要とするような場合
でも容易に対応することができる。
の前半でサンプル毎の信号処理を必要とし、また、回路
の後半でブロック毎の信号処理を必要とするような場合
でも容易に対応することができる。
なお、上記実施例では、サンプル毎のベースアドレスの
インクリメントと、ブロック毎のベースアドレスのイン
クリメントとを切り換える場合について説明したが、こ
の場合、例えば外部からノλ−ドウェア的に、あるいは
、ソフトウェア的に割り込みが生じたときに別のフィル
タ処理等が行われるようなプログラムが組まれている場
合には、この割り込みが生じたときだけベースアドレス
のインクリメントを行わせるような構成としてもよい。
インクリメントと、ブロック毎のベースアドレスのイン
クリメントとを切り換える場合について説明したが、こ
の場合、例えば外部からノλ−ドウェア的に、あるいは
、ソフトウェア的に割り込みが生じたときに別のフィル
タ処理等が行われるようなプログラムが組まれている場
合には、この割り込みが生じたときだけベースアドレス
のインクリメントを行わせるような構成としてもよい。
この場合には、データメモリ５をサンプル処理部と割り
込み処理部とに分割し、該サンプル処理部はサンプル毎
に、割り込み処理部は割り込みが発生する毎に、それぞ
れベースアドレスをインクリメントすればよい。
込み処理部とに分割し、該サンプル処理部はサンプル毎
に、割り込み処理部は割り込みが発生する毎に、それぞ
れベースアドレスをインクリメントすればよい。
また、本実施例にかかるデジタル信号処理装置は、上記
分割して使用したデータメモリの全体をサンプル処理部
のみとして使用することもできる。
分割して使用したデータメモリの全体をサンプル処理部
のみとして使用することもできる。
この場合は、第３図の非分割時のフローチャートに示す
ように、先ず、ステップ２０において、セレクタ３が、
供給されるデジタル信号のサンプル毎にベースアドレス
をインクリメントしている第１のアドレスカウンタ１か
らのベースアドレスを選択してステップ２１に進む。
ように、先ず、ステップ２０において、セレクタ３が、
供給されるデジタル信号のサンプル毎にベースアドレス
をインクリメントしている第１のアドレスカウンタ１か
らのベースアドレスを選択してステップ２１に進む。
データメモリ５は、上記供給されるデジタル信号に応じ
て、上記分割された記憶領域を統一して全記憶領域をサ
ンプル処理部のみに変えている。
て、上記分割された記憶領域を統一して全記憶領域をサ
ンプル処理部のみに変えている。
このため、ステップ２１では、上記第１のアドレスカウ
ンタ１から供給されたベースアドレスをそのままデータ
メモリ５に供給し終了する。
ンタ１から供給されたベースアドレスをそのままデータ
メモリ５に供給し終了する。
このベースアドレスに応じてデータメモリ５に記憶され
ているデジタル信号がサンプル毎に処理される。
ているデジタル信号がサンプル毎に処理される。
なお、上記第２のアドレスカウンタもサンプル毎にベー
スアドレスをインクリメントするようにし、第１または
第２のアドレスカウンタ１．２からのベースアドレスを
セレクタ３で選択するようにしてもよい。
スアドレスをインクリメントするようにし、第１または
第２のアドレスカウンタ１．２からのベースアドレスを
セレクタ３で選択するようにしてもよい。
このように、上記分割して使用したデータメモＩＪ ５
の全記憶領域を、サンプル処理部のみに用いることによ
り、上述した分割使用時よりも例えば２倍の次数のフィ
ルタ計算等の演算処理を行うことができる。
の全記憶領域を、サンプル処理部のみに用いることによ
り、上述した分割使用時よりも例えば２倍の次数のフィ
ルタ計算等の演算処理を行うことができる。
本発明にかかるデジタル信号処理装置は、デジタル信号
処理装置内のデータメモリを、サンプル処理部とブロッ
ク処理部とに分割し、このデータメモリへのデータアク
セスに、供給されるデジタル信号のサンプリング周期に
同期してベースアドレスをインクリメントするアドレス
カウンタからのベースアドレス、または、該デジタル信
号のブロック周期に同期してベースアドレスをインクリ
メントするアドレスカウンタからのベースアドレスを選
択して用いることにより、信号処理内容に応じてサンプ
ル毎またはブロック毎の信号処理を行うことができる。
処理装置内のデータメモリを、サンプル処理部とブロッ
ク処理部とに分割し、このデータメモリへのデータアク
セスに、供給されるデジタル信号のサンプリング周期に
同期してベースアドレスをインクリメントするアドレス
カウンタからのベースアドレス、または、該デジタル信
号のブロック周期に同期してベースアドレスをインクリ
メントするアドレスカウンタからのベースアドレスを選
択して用いることにより、信号処理内容に応じてサンプ
ル毎またはブロック毎の信号処理を行うことができる。
このため、デジタル信号処理装置の汎用性を高めること
ができ、例えばピント圧縮のエンコード／デコードやＮ
ＡＴ方式の音声認識等の信号処理のような、サンプル処
理に加えブロック処理も必要とするような装置等にも容
易に対応することができる。
ができ、例えばピント圧縮のエンコード／デコードやＮ
ＡＴ方式の音声認識等の信号処理のような、サンプル処
理に加えブロック処理も必要とするような装置等にも容
易に対応することができる。
また、上記データメモリ全体をサンプル処理部として用
いることにより、上記分割使用時よりも２倍の次数の演
算処理を行うことができる。
いることにより、上記分割使用時よりも２倍の次数の演
算処理を行うことができる。
第１図は本発明にかかるデジタル信号処理装置の機能ブ
ロック図、第２図は実施例のデータメモリの分割使用時
の動作を説明するためのフローチャート、第３図は実施
例のデータメモリの一括使用時の動作を説明するための
フローチャートである。 第４図はビット圧縮装置の機能ブロック図である。 ３・・・・・・・・・・・・セレクタ ４・・・・・・・・・・・・加算器
ロック図、第２図は実施例のデータメモリの分割使用時
の動作を説明するためのフローチャート、第３図は実施
例のデータメモリの一括使用時の動作を説明するための
フローチャートである。 第４図はビット圧縮装置の機能ブロック図である。 ３・・・・・・・・・・・・セレクタ ４・・・・・・・・・・・・加算器
Claims (3)
- （１）供給されるデジタル信号の演算を行うようなデジ
タル信号処理装置において、 上記デジタル信号処理装置内のデータメモリを、供給さ
れるデジタル信号の各サンプルデータについてサンプル
単位で演算処理を行うためのサンプル処理部と、供給さ
れるデジタル信号の所定の複数サンプルを１ブロックと
してこのブロック単位の演算処理を行うためのブロック
処理部とに分割し、 上記サンプル処理部はサンプリング周期に同期してベー
スアドレスをインクリメントし、上記ブロック処理部は
ブロック周期に同期してベースアドレスをインクリメン
トすることを特徴とするデジタル信号処理装置。 - （２）上記供給されるデジタル信号に対してサンプル単
位での処理のみを行う場合に、上記ブロック処理部もサ
ンプル処理部として連結し、上記データメモリ全体をサ
ンプル処理部として用いることを特徴とする請求項（１
）記載のデジタル信号処理装置。 - （３）上記データメモリへのメモリアクセスにインクリ
メントタイプのアドレスカウンタを用いたことを特徴と
する請求項（１）記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14541190A JP3291295B2 (ja) | 1990-06-05 | 1990-06-05 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14541190A JP3291295B2 (ja) | 1990-06-05 | 1990-06-05 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0438541A true JPH0438541A (ja) | 1992-02-07 |
| JP3291295B2 JP3291295B2 (ja) | 2002-06-10 |
Family
ID=15384640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14541190A Expired - Lifetime JP3291295B2 (ja) | 1990-06-05 | 1990-06-05 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3291295B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007308990A (ja) * | 2006-05-19 | 2007-11-29 | Oyo Corp | トンネルの施工方法及びこれが実施されるトンネル |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191039B1 (en) | 1999-06-01 | 2004-09-29 | Kao Corporation | Polysaccharide derivative |
-
1990
- 1990-06-05 JP JP14541190A patent/JP3291295B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007308990A (ja) * | 2006-05-19 | 2007-11-29 | Oyo Corp | トンネルの施工方法及びこれが実施されるトンネル |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3291295B2 (ja) | 2002-06-10 |
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