JPH03257554A - キャッシュメモリ付きデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、計算機において中このアドレス変換回路と主
記憶装置間のアドレス及びデータのアクセスを高速化す
るためのキャッシュメモリを備えたキャッシュメモリ付
きデータ処理装置に関する。

（従来の技術） 計算機の中このアドレス変換回路（以下、プロセッサと
いう）は、アーキティクチャ、ＶＬＳＩ等の発展にとも
ない、データ処理能力、アクセス速度ともにめざましく
向上している。また、主記憶装置に使用されるメモリ素
子においても同様なことがいえる。しかし、一般に双方
の動作速度にはまだ大きな開きがあるのが現状である。

このアクセス時間の差を埋めるために、プロセッサと主
記憶装置間のアクセスは、高速のメモリ素子を使用した
小容量のキャッシュメモリ（以下、キャッシュという）
を介して行ない、仮想的にアクセス速度を上げるという
方法が一般的である。

以下、第６図にもとづいてキャッシュについて詳述する
。キャッシュ６０２は、プロセッサ６゜１と主記憶装置
６０３の間に設置され、両者のアクセスはキャッシュ６
０２を介して行なわれる。

このキャッシュ６０２は、データ部６０２−１とタグ部
６０２−２及びヒツト検出部６０２−３からなる。これ
らのうち、データ部６０２−１は、主記憶装置６０３の
データの一部を記憶している。

タグ部６０２−２は、前記データ部６０２−１のデータ
が主記憶装置６０３に対応する前記データ部６０２−１
のアドレス等を格納し、そして、ヒツト検出部６０２−
３は、前記プロセッサ６０１からのアドレスがキャッシ
ュ６０２−１に送られると、前記タグ部６０２−２に格
納されているアドレスを用いて、アドレスの比較を行な
うというものである。

上述した構成のキャッシュを用いた計算機においてプロ
グラムを実行する場合を考える。まず、プロセッサは命
令実行に必要なデータがキャッシュにあるか否かを調べ
る。これはキャッシュ６０２のデータ部６０２−１にプ
ロセッサ６０１がアクセスしたアドレスのデータが格納
されているか否かを判定する。これは、ヒツト検出とい
いヒツト検出部６０２−３により行なわれ、前記アドレ
スがタグ部６０２−２に格納しているアドレスと一致す
ればヒツト一致しなければデータ部６０２−１に該当す
るデータが格納されていないということになりミスとい
う情報を出力するものである。

このヒツト検出により、ヒツトすればこのデータを読み
出し命令実行に使用する。また、ミスすればこのデータ
を含む主記憶装置６０３上のあらかじめ定められた大き
さ（ラインサイズ）の領域（ライン）を読み出し、キャ
ッシュ６０２に転送（ライン転送）後、必要なデータを
キャッシュ６０２から読み出す。上述した中で特にヒツ
ト／ミスの判定について述べる。ヒツト／ミスの判定は
２つのサイクルにより行なわれる。この２つのサイクル
のうち、キャッシュがヒツトしているかどうかを判定す
るために、プロセッサからのアドレスとタグ部６０２−
２に格納されているアドレスをヒツト検出部６０２−３
にロードし、これらのアドレスを比較するヒツト検出サ
イクルである。

もう１つのサイクルは、前記ヒツト検出部サイクルによ
る検出結果が得られるサイクルである。以上の２サイク
ルによりヒツト／ミスの判定が行なわれる。しかし、キ
ャッシュ６０２からプロセッサ６０１へのデータロード
は、前記ヒツト検出サイクル、つまりヒツト検出部６０
２−３がタグ部６０２−２に格納されているアドレスを
ロードするのと、プロセッサへのデータロードを同時に
１サイクルで行なう。これはヒツト検出のためのタグ部
６０２−２に格納されているアドレスのロードと、デー
タ部６０２−１からのデータロードはキャッシュ６０２
の別々の箇所を用いるため並列処理可能である。このサ
イクルでロードされたデータが有効かどうかの結果は次
のサイクルでわかる。これは従来からキャッシュ６０２
のロードのサイクルタイムを短くすために、キャッシュ
６０２に対するヒツト検出の結果を次のサイクルで出力
する方式を用いていたことによる。つまり、プロセッサ
６０１からのロード及びストアアドレスが、タグ部６０
２−２のアドレスとすべてヒツトする場合、すなわちキ
ャッシュ６０２にデータがある場合でも、プロセッサ６
０１からのデータロードに１サイクル、このデータをキ
ャッシュ６０２にストアするのに２サイクルを最低でも
必要とする。なお、ストアに２サイクル必要となるのは
、前記ロード１サイクルに続き、ヒツト検出とストアに
それを１サイクルを要するためである。

次に、第４図に２ワードごとのワード転送を行なうプロ
グラムを示す。ここでワードとは、主記憶装置ｆ６０３
からキャッシュ６０２に転送された複数のラインのうち
、各ラインを構成するデータの最小単位である。以下、
本実施例の装置のプロセッサ及び各レジスタ（以下、Ｒ
という）は３２ビツトのデータ幅を扱うものとする。す
なわち、１ワードは３２ビツトのデータ幅をもつものと
する。このプログラムは、主記憶装置ｆ６０３からライ
ン転送によりキャッシュ６０２に転送された複数ライン
のうちの任意の番地（ｎ番地とする）が示すワードを中
このアドレス変換回路６０１のＲＩＯへ転送し、ｎ番地
が示すワードの次のワード（ｎ＋４番地とする）をＲ（
１０＋１）に転送する。

その後に、ＲＩＯの内容を（Ｒ３）＋０、つまりｍ番地
へ、Ｒ（１０＋１）の内容をｍ＋４番地へ転送する。こ
れにより、ｎ番地が示すワードと、ｎ＋４番地が示すワ
ードとで２ワードになり、これらをｍ番地、ｍ＋４番地
にワード転送するものである。

第５図に前記第４図のプログラムを実行した際のキャッ
シュメモリ内部の動作タイミングの概念図を示す。第１
、第２サイクルではそれぞれデータをロードし、第３サ
イクルでは、最初にロードしたデータをｍ番地にストア
するためのヒツト検出（以下、ストア前サイクルという
）を行なう。

そして、第４サイクルでは、第３サイクルに続いてデー
タを指定されたアドレスにストアする（以下、ストア後
サイクルという）。この時、同時に後にロードしたデー
タをストアするためのストア前サイクルを行なう。これ
は、ストア前サイクルはキャッシュ６０２のタグ部６０
２−２に対して行なうものであり、データ部６０２−１
にデータをストアするストア後サイクルと同時に行なっ
てもかまわないからである。第５サイクルでは第４サイ
クルに続いて後にロードされたデータをストアする。こ
こで上述した各サイクルの内、第３すイクルにおいて従
来はストア前サイクルとしてヒツト検出を行なっている
が、このサイクル中にキャッシュ６０２のデータ部６０
２−１に対するアクセスが行なわれていないことがわか
る。

このように従来のキャッシュメモリ装置には上述したよ
うに複数のワードごとのワード転送を行なう際、最終の
ワードをロードした後にワードをストアするために行な
われるストア前サイクルにおいて、キャッシュ６０２の
データ部６０２−１をアクセスしていなかった。このた
めに、ロード命令とストア命令の処理が効率良く行なわ
れていないという問題点があった。

（発明が解決しようとする課題） 上述したように従来のキャッシュメモリ装置は、複数の
ワードごとのワード転送を行なう際、最終のワードをロ
ードした後、ワードをストアするために行なわれるスト
ア前サイクルにおいて、キャッシュのデータ部にプロセ
ッサがアクセスを行なっていなかった。このために、ワ
ード転送の効率が悪いという問題点があった。

本発明は上述した問題点を解決するためになされたもの
であり、複数のワードごとのワード転送を行なう際、最
終ワードのロードと、ワードをストアするためのヒツト
検出を同時に行なうことが可能なキャッシュメモリ付き
データ処理装置の提供を目的とする。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するために、本発明のキャッシュメモリ
付きデータ処理装置では、中このアドレス変換回路と、 これらの間のアクセスを高速化するため前記主記憶装置
の一部のデータを記憶するデータ部と前記主記憶装置に
対応する該データのアドレスを格納するタグ部とからな
るキャッシュメモリと、前記中このアドレス変換回路か
らのアドレスが前記キャッシュメモリのタグ部に格納し
ているアドレスと一致するかどうかを判定するヒツト検
出部と、前記中このアドレス変換回路の出力するアドレ
スにもとづいて次のサイクルで出力するアドレスを得る
ために該アドレスに対して変換等を行なうアドレス変換
回路と、 このアドレス変換回路からのアドレスと前記中このアド
レス変換回路からのアドレスを切り換えてアドレスを前
記キャッシュメモリへ供給するアドレス切り換え回路と
を備える。そして、上述した構成のキャッシュメモリに
おいて、前記中このアドレス変換回路から前記キャッシ
ュメモリに対してワードごとにアクセスする場合、前記
アドレス切り換え回路は第１ワードをロードするサイク
ルでは前記アドレス変換回路から変換アドレスを出力さ
せ、該サイクルで前記ヒツト検出部は前記中このアドレ
ス変換回路からのストアアドレスを用いて第１ブロツク
と前記キャッシュメモリのタグ部のアドレスを比較する
ことによ、リストアのためのヒツト検出を行なうもので
ある。つまり第ｉワードをロードするサイクルと、ワー
ドをストアするためのヒツト検出を１サイクルで行なう
ものである。

このために、前記中このアドレス変換回路はワードごと
にアクセスする場合、第１ワードから第ｉ−１ワードを
ロードする各サイクルでは該ブロックのロードアドレス
を出力する。第ｉワードをロードするサイクル及びワー
ドをストアする各サイクルでは各ワードのストアドレス
を順次出力するものである。そして、第ｉワードをロー
ドするサイクルでストアアドレスを出力すると、第ｉワ
ードのロードアドレスを前記キャッシュメモリに出力で
きない。このために、前記アドレス変換回路は、前記中
このアドレス変換回路からのロードアドレスに対して該
アドレスを次のワードのアドレスに変換する。またヒツ
ト検出用のストアアドレスに対して該アドレスを次サイ
クルまで遅延している。特に、第ｉワードのロードのた
めのヒツト検出を行なわずに、ワードをストアするため
のヒツト検出を行なうために、前記アドレス変換回路は
、第ｉ−１ワードがロードされたサイクルで該ロードア
ドレスを第ｉワードのロードアドレスに変換する。第ｉ
ワードをロードするサイクルで前記中このアドレス変換
回路はストアアドレスを出力しているために、これを次
サイクルまで遅延しなければならないがこれを行なうの
も前記アドレス変換回路である。

そして前記アドレス切り換え回路は、第１ワードから第
ｉ−１ワードをロードする各サイクルでは前記中このア
ドレス変換回路からのロードアドレスを出力し、第ｉワ
ードをロードするサイクルでは、前記アドレス変換回路
で変換したロードアドレスを出力する。つまり、このロ
ードアドレスは第１−１７−ドがロードされたサイクル
で該ロードアドレスを第ｉワードのロードアドレスに変
換したものである。また前記アドレス切り換え回路は、
第１ワードから第ｉワードをストアする各サイクルでは
前記アドレス変換回路からの遅延アドレスを出力するも
のである。これは、上述したように第１ワードをロード
するサイクルで前記中このアドレス変換回路はストアア
ドレスを出力しているため、このストアアドレスを次サ
イクル、つまりストア後サイクルまで遅延させなければ
ならないという理由にもとづいている。

なお、第ｉワード等におけるｉとは、１から始まる正の
整数であり複数のワードごとにワード転送を行なう場合
において複数が何個であるかを示すものである。つまり
、ｉはワードの総数を示している。これは例えば２ワー
ドごとのワード転送であればｌは２となるということで
ある。

（作用） 上述したように構成された本発明のキャッシュメモリ装
置によれば、ｉワードごとのワード転送を行なう際、ア
ドレス変換回路とアドレス切り換え回路により、第ｉワ
ードのロードと同時にワードをストアするためのヒツト
検出を同じサイクルで行なうことができる。

つまり、これはヒツト検出を行なっｔいる時に、キャッ
シュメモリのデータ部にアクセスを行なうことができる
ということである。このためｉワードごとのワード転送
の効率が良くなり、結果としてワード転送の速度向上を
計ることができる。

（実施例） 以下、図面を参照しながら本発明の詳細な説明を行なう
。

第１図は、本発明を使用した計算機のブロック図である
。以下、ｉ−２、つまり２ワードごとにワード転送する
場合を例にとり説明を行なう。

第１図において、中このアドレス変換回路（以下、プロ
セッサという）１０１は、後述するキャッシュメモリ１
０３にアドレスを送るものである。主記憶装置１０２は
、前記プロセッサ１０１からのアドレスが示すデータを
キャッシュメモリ１０３を介して記憶するものである。

これは、あらかじめ定められた大きさ（ラインサイズ）
の領域（以下、ラインという）に分れており、通常ＭＯ
Ｓ（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）メモリの１種であるＤＲＡＭ　（Ｄｙｎａｍｉｃ
　Ｒａｎｄａｍ　Ｍｅｍｏｒｙ）が使用される。なお、
ラインにはプログラムやデータが記憶されている。キャ
ッシュメモリ（以下、キャッシュという）１０３は、デ
ータ部１０３−１、タグ部１０３−２、及びヒツト検出
部１０３−２から成り、前記データ部１０３−１には、
前記主記憶袋Ｗ１０２の複数のラインのうちのいくつか
が写されており、前記プロセッサ１０１は、このキャッ
シュ１０３に対してアクセスを行なう。このキャッシュ
１０３は通常ＭＯＳメモリの１種であるＳＲＡＭ　（Ｓ
ｔａｔｉｃ　Ｒａｎｄａｍ　　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）が使用されるつまり。キャッシュ１０３は、前記
主記憶装置１０２よりアクセス時間の差が１けた以上あ
るものである。タグ部１０３−２には、前記データ部１
０３−１に記憶しているデータの、前記主記憶装置１０
２上でのアドレスを格納するものである。

このアドレスは前記主記憶装置１０２のアドレスそのも
のでなくてもよく、少なくともどのラインが現在前記キ
ャッシュ１０３のデータ部１０３−１に写されているか
対応が付けばよいものである。

そしてヒツト検出部１０２−３は、プロセッサ１０１か
らアドレスが送られると、前記タグ部１０３−２のタグ
データをロードし、プロセッサ１０１からのアドレスと
比較し、ヒツト／ミスの判定を行なうものである。アド
レス変換回路１０４は、２ワードごとのワード転送にお
いて２つのワードを示すアドレスをロードする場合、最
初のワードのアドレスから次のワードのアドレスを出力
する。

このアドレスは、最初のロードのアドレスを変換するこ
とにより得られるものである。また、プロセッサ１０１
からのアドレスが示すワードをキャッシュ１０３にスト
アする場合、プロセッサ１０１がキャッシュのタグ部１
０３−２に対してヒツト検出を行なっているサイクルの
間、その前のサイクルのプロセッサ１０１からのストア
アドレスを遅延させるものである。つまりロード時には
、送られてきたワードのアドレスを次のワードのアドレ
スに変換するものであり、ストア時には１サイクルだけ
ストアアドレスを遅延させる回路である。アドレス切り
換え回路１０５は、プロセッサ１０１からのアドレスと
、アドレス変換回路１０４からのアドレスのどちらかを
送るのかという切り換えを行なうものである。これはロ
ードとストアにより異なる。プロセッサ１０１はキャッ
シュ１０３から２ワードごとにデータロードする場合キ
ャッシュには、まず、最初のロードのためのアドレスを
送り、次のサイクルではアドレス変換回路１０４アドレ
スを送る。つまり、最初のデータをロードするサイクル
が終了するまでは、アドレス変換回路１０４によるアド
レスは送らず、このアドレスを次のサイクルで送るよう
にするものである。プロセッサ１０１からキャッシュ１
０３ヘスドアする場合は、２サイクルを要するのでスト
ア前サイクルが終了するまでストアアドレスを遅延させ
ておかなくてはならない。このためストア前サイクル中
にプロセッサ１０１からのストアアドレスを送らないよ
うにし、ストア前サイクルの次のサイクルに、アドレス
変換回路１０４で遅延されたストアアドレスをキャッシ
ュのデータ部１０３−１に送る。なお、アドレス切り換
え回路１０５は、ロード／ライト信号等により制御され
る回路である。ロード／ライト信号とは、プロセッサー
１０１からのアドレスのロードの場合には、アドレス切
り換え回路１０５にロード信号を送り、前記した順序で
アドレスを送るものである。また、プロセッサ１０１か
らストアアドレスが送られてきた場合には、アドレス切
り換え回路１０５にライト信号を送り、前記したアドレ
スのみを送るものである。そして、このロード／ライト
信号は、プロセッサ１０１から送られてもよいし、アド
レスに付加して送られてもかまわないが、少なくともプ
ロセッサ１０１からのアドレスがロードのアドレスなの
かストドアアドレスなのかを識別できればよいものであ
る。

データバッファ回路１０６は、キャッシュミスに伴うキ
ャッシュ主記憶装置間のデータ伝送（ライン転送）時の
データ方向制御を行うバッファ回路である。キャッシュ
ミスには二通りの場合があり、プロセッサ１０１がロー
ドアクセスをしたときに起こるものと、ライトアクセス
をしたときに起こるものである。前者の場合、主記憶装
置１０２からキャッシュメモリにプロセッサが要求する
データを含むラインを転送しなければならない。

従って、キャッシュメモリ側にデータの流れが向く。後
者の場合、キャッシュメモリから主記憶装置にデータを
ライトする必要があり、このときには、主記憶装置側に
データの流れが向く。また、アドレスバッファ回路１０
７はプロセッサ１０１が主記憶装置１０２にアドレスを
供給する為のバッファ回路である。

また、ヒツト検出部１０３−３は、ヒツト検出の結果と
してヒツト／ミス信号をプロセッサ１０１に送るもので
ある。

第２図は、２ワードごとのワード転送を行なうためのプ
ログラムである。以下、このプログラムをプロセッサ及
び各レジスタ（以下、Ｒという）は３２ビツトのデータ
幅で扱うものとする。これは１ワードを３２ビツトとす
る場合について説明する。このプログラムは主記憶装置
１０２の任意の番地（以下ｎ番地という）で示されるワ
ードをプロセッサ１０１のＲＩＯへ、このワードの次の
ワードの番地としてｎ＋４番地で示されるワードをＲ（
１０＋１）、つまりＲ１１に転送する。その後に、ＲＩ
Ｏ内のワードを（Ｒ３）＋０、つまりｍ番地に、Ｒ１１
内のワードをつぎのワードの番地であるｍ＋４番地に転
送する。これによりｎ番地が示すワードと、この次のワ
ードとで２７ドを構成し、これらをｍ番地、ｍ＋４番地
にワド転送するものである。

第３図に前記第２図のプログラムを第１図の本発明のデ
ータ処理装置で実行した際のキャッシュメモリ内部の動
作タイミングの概念図を示す。以下、第２図、第３図に
もとづいて各サイクルの説明と、各部の動作の説明を行
なう。

第２図のｒＬＤＩ　　ＲＯ，ｎＪ、ｒＬＤＩ　　Ｒ３、
ｍ」を実行すると、主体記憶装置１０２のアドレスｎが
ＲＯに、アドレスｍがＲ３にそれぞれ送られる。

そしてｒＤＬＤ　　ＲＩＯ，ＲＯ，ＯＪを実行すると、
第１サイクルにおいて、プロセッサは（ＲＯ）十〇をア
ドレスとするワードのデータをＲ１０にロードする。す
るとキャッシュのデータ部１０３−１からｎ＋０番地が
示すワードがプロセッサ１０１のＲＩＯにロードされる
。これと同時にヒツト検出部１０３にはタグ部１０３−
２からタグデータの°ロードが行なわれる。これはすな
わちロードのヒツト検出を行なっている。この結果、ヒ
ツト検出部１０３はプロセッサ１０１からのアドレスと
タグ部１０３−２からのタグデータを比較し、ヒツト／
ミスの判定が行なわれる。そして、この判定の結果はプ
ロセッサ１０１、ヒツト／ミス信号として送られる。そ
して第２のサイクルでプロセッサ１０１は判定結果とし
てヒツト／ミス信号を受は取るが、ミス信号の場合には
、主記憶装置１０２から第１サイクルでプロセッサ１０
１から送られたｎ番地が示すワードを含むラインをキャ
ッシュ１０３に転送する等の処理を行なわなければなら
ない。しかし、本実施例ではｎ番地が示すワードを含ん
だラインがキャッシュ１０３にあるものとしている。し
たがって、ヒツト検出の結果ヒツト信号を出力するので
、（ＲＯ）＋Ｏ１つまり主記憶装置１０２のｎ番地が示
すワードは、ＲＩＯにロードされる。そして、上述した
ロードにおいて、プロセッサ１０１からのアドレスはア
ドレス切り換え回路１０５とアドレス変換回路１０４に
送られるが第１サイクルではロードを行なっているで、
アドレス切り換え回路１０５は、ロード信号により、プ
ロセッサ１０１からのアドレスのみを送り、アドレス変
換回路１０４によるアドレスは送らない。こうしてデー
タ部１０３−１からｎ番地の内容がプロセッサ１０１へ
送うれ、ヒツト検出部１０３−３からヒツト検出結果と
してヒツト／ミス信号のうち、ヒツト信号プロセッサ１
０１へ送られる。

第２サイクルにおいて、プロセッサ１０１はヒツト検出
結果としてヒツト信号を受けとる。この結果、ヒツトし
ているので、次のロード動作に移る。これは２ワードご
とのワード転送なのでｎ番地が示すワードの次のワード
の番地（ｎ＋４番地）をキャッシュに送る必要がある。

しかし、このサイクルでプロセッサ１０１は前記第１サ
イクルでロードされたデータのワードのストアアドレス
を出力する。このために、ｎ番地の示すワードの次のワ
ードの番地（ｎ＋４番地）をアドレス変換回路１０４か
ら出力する。このアドレス変換回路１０４は前記第１サ
イクルで前ワードの次のワードを示すアドレスを出力す
るものであるため、ｎ番地の示すワードの次のワードを
示す番地としてれ千４番地を出力する。この結果、アド
レス切り換え回路１０５には、プロセッサ１０１からの
ストアアドレス（ｍ番地）とアドレス変換回路１０４か
らのロードアドレス（ｎ＋４番地）が入力されるが、現
在ストア前サイクルを行なっているので、ロード／ライ
ト信号のライト信号によりアドレス変換回路１０４から
のロードアドレスのみを出力する。その結果、キャッシ
ュのデータ部１０３−１よりｎ＋４番地の示すワード（
つまりｎ番地の示すワードの次のワード）がプロセッサ
１０１のＲ（１０＋１）に送られる。この時通常はｎ＋
４番地の示すワードのロードのためのヒツト検出を行な
うために、タグ部１０３−２からタグデータをヒツト検
出部１０３−３にロードし、プロセッサから送られたア
ドレスと比較する。しかし、ｎ＋４番地というアドレス
はアドレス変換回路１゜４により得られたアドレスであ
り、これはヒツト検出部１０３−３に入力されていない
。このために、ｎ＋４番地の示すワードをロードする際
のヒツト検出は行われない。そのかわり、このサイクル
ではプロセッサ１０１はストアアドレスを出力している
。したがって、ヒツト検出部１０３−３では、このスト
アアドレス（ｍ番地）とタグ部１０３−２のタグデータ
を比較することにより、Ｒ１０のワードをストアするた
めのヒツト検出を行なっている。この結果、ｎ千４番地
の示すワードがキャッシュのデータ部１０３−１よりプ
ロセッサ１０１のＲ（１０＋１）に送られ、タグ部１０
３−２よりプロセッサー１０１からのストアアドレス（
ｍ番地）に対するヒツト検出結果がプロセッサ１０１に
送られる。なお、ワードごとのワード転送ということで
ＲＩＯの次のレジスタとしてＲ１１誓用いたが、ＲＩＯ
ｌＲｌｌ、っまりＲ（１０＋１）は任意のベアアドレス
で構成することも可能であり、ＲｘとＲ（ｘ＋ｙ）なる
関係を満たすレジスタで構成される。ここでストアには
２サイクルを要し、第２サイクルでは、ｎ＋４番地の示
すワードのロードとＲＩＯ内のワードをストアするため
のヒツト検出を行なっている。このため、第２サイクル
では、ストア２サイクルのうち、後のサイクル（ストア
後サイクル）を行なうことはできない。このため次のサ
イクルで第２サイクルでプロセッサ１０１から送られた
ストアアドレスにＲＩＯ内のワードをストアする際、ア
ドレス切り換え回路１０５は、ライト信号により、第３
サイクルでは別のアドレスを出力するため、第２サイク
ルでのストアアドレスを１サイクル保持しなければなら
ない。このため、アドレス変換回路１０４は、ストアア
ドレスを１サイクル遅延させ、次のサイクルで使用する
。

第３サイクルにおいて、前記第２サイクルで遅延させた
ストアアドレスをキャッシュのデータ部１０３−１に送
る。これはアドレス切り換え回路１０５がライト信号に
より、アドレス変換回路１０４によるアドレスを送るこ
とにより可能となる。

これにより、ＲＩＯ内のワードを（Ｒ３）十〇の示す番
地にストアする。これにより、ｎ番地の示すワードがｍ
番地に転送されてたことになる。これと同時に、第２サ
イクルでロードされたワードをストアするためのヒツト
検出を行なう。これは、（Ｒ３）＋４の示すアドレス（
ｍ＋４番地）がキャッシュのデータ部１０３−１に格納
されているかをヒツト検出部１０３−３にタグ部１０３
−２のタグデータをロードし、これとプロセッサ１０１
からのアドレス（ｍ＋４＋４番地比較することにより検
出するものである。ここでプロセッサ１０１は第２サイ
クルと同様に（Ｒ３）＋４の示すアドレスをストアアド
レスとして各部に送る。そして同様にアドレス変換回路
１０４はストアアドレスを１サイクル遅延させる。つま
りこのサイクルでは、データ部１０３−１のｍ番地ヘア
ドレス変換回路１０４より送られたｎ番地の示すワード
がストアされ、ヒツト検出部１０３−３では、タグ部１
０３−２よりタグデータがロードされ、これとプロセッ
サ１０１からの（Ｒ３）　＋４　（ｍ＋４＋４番地比較
し、第２サイクルでロードされたワードをストアするた
めのヒツト検出を行なう。

第４サイクルにおいてプロセッサ１０１は、前記第３サ
イクルでのヒツト検出結果としてヒツト／ミス信号を受
けとる。この結果、ヒツト信号を受けとる。そしてアド
レス切り換え回路１０５はライト信号により前記第３サ
イクルでアドレス変換回路１０４により１サイクル遅延
させたストアアドレス（ｍ＋４＋４番地送る。これによ
りＲ１１のワード（Ｒ３）＋４番地に送られる。これは
ｎ＋４＋４番地すワードが、ｍ＋４＋４番地送されたこ
とになる。つまりこのサイクルではデータ部１０３−２
のｍ＋４＋４番地ロセッサ１０１より送られたｎ＋４＋
４番地−ドがストアされる。

以上の処理により、２ワードごとのワード転送が４サイ
クルで終了する。これは、従来５サイクルかかっていた
ものが、ワードの後のワードのロードと、最初のワード
をストアするためのヒツト検出回路を同時に行なうこと
により４サイクルで終了することができる。

この他に、データバッファ回路１０６の制御について述
べる、前記したようにデータバファ回路１０６は、デー
タやアドレスの流れる方向を制御する回路である。この
回路は、方向制御信号により制御されるものである。し
かし第２図のｒＤＬＤ　　ＲＩＯｌＲＯｌｏ」を第３図
のような動作タイミングにより実行する場合は、第２サ
イクルにおいて、ロードのヒツト検出は行なわず、スト
アのためのヒツト検出を行なっている。本実施例では、
キャッシュ１０３内にプロセッサ１０１が用いるワード
を含んだラインが全であるものとした。

しかし、キャッシュ内にプロセッサ１０１が用いるワー
ドがない場合に、ＤＬＤ命令を実行する時、つまりｉワ
ードごとのワード転送を行なう際に、第ｉワードのロー
ドと、第１ワードのストアのためのヒツト検出を行なう
場合には、データバッファ回路１０６への方向制御信号
は主記憶装置１０２からキャッシュ１０３に出力する方
向に制御する信号を与える。主記憶装置１０２から出力
する方向に制御する理由として、ヒツト検出はキャッシ
ュのタグ部１０３−２に対して行なうものであり、主記
憶装置１０２に関係しない処理の為である。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、上記の実施例においては、ｉ−２の場合に
ついて述べたが、ｉは３，４等でもかまわない。ｉ−２
以外の場合は、ロードの数とストアの数が対応して増加
するだけであり、本発明はｉワードごとのワード転送を
行なう際に、第ｉワードのロードのヒツト検出を行なわ
ずに、第１ワードのストアするためのヒツト検出を行な
うことを特徴とするものであり、ワード数に影響を受け
るものではない。

また、本実施例では、第１．２サイクルでロードしたワ
ードをストアする場合について述べたが、これに限るも
のではない。これは本発明はワードのロードとストアが
続いて行なわれている場合に、ストアの前のワードのロ
ードのためのヒツト検出を行なわずに、ストアのための
ヒツト検出を行なうものであるためである。つまり、ロ
ードしたワードをすぐストアするという場合でなくても
よい。

言い換えれば、例えばプログラムの他方でロードされた
ワードを、現在ロードしたワードの次にストアする場合
でもよい。これはロードサイクルとストアサイクルが続
いておこなわれればよく、どのワードによるロード、ス
トアかには関係しないものである。

要するに本発明はその主旨を逸脱しない範囲で種々変更
して実施することができる。

［発明の効果］ 以上述べたように本発明によれば、ｉワードごとのワー
ド転送を行なう際に、ワードのロードのためのヒツト検
出を行なわずに、ワードのロードとワードのストアのた
めのヒツト検出を１サイクルで行なうことにより、ワー
ド転送の効率が良くなる。このために、ワード転送の速
度向上を計ることができる。

【図面の簡単な説明】

第１図は本発明を使用した計算機のブロック図、第２図
は２ワードごとのワード転送を行なうためのプログラム
例、 第３図は第２図のプログラムを実行した際のキャッシュ
メモリ内部の動作タイミングの概念図、第４図は従来技
術におけるワードごとのワード転送を行なうためのプロ
グラム例、 第５図は第４図のプログラムを実行した際のキャッシュ
メモリ内部の動作タイミングの概念図、第６図はキャッ
シュメモリを説明するための概念図である。 １０１・・・・・・・・・・・・中央演算装置１０２・
・・・・・・・・・・・主記憶装置１０３・・・−・・
・・・・・・キャッシュメモリ１０３−１・・・・・・
データ部 １０３−２・−・・・・タグ部 １０３−３・・・・・・ヒツト検出部 １０４・・・・・・・・・・・・アドレス変換回路１０
５・・・・・・・−・・・・アドレス切り換え回路理

Claims (6)

【特許請求の範囲】
1. （１）中央演算処理装置と、 この中央演算処理装置で用いるアドレス及びデータを記
   憶する主記憶装置と、 これらの間のアクセスを高速化するため前記主記憶装置
   の一部のデータを記憶するデータ部と前記主記憶装置に
   対応する該データのアドレスを格納するタグ部とからな
   るキャッシュメモリと、前記中央演算処理装置からのア
   ドレスが前記キャッシュメモリのタグ部に格納している
   アドレスと一致するかどうかを判定するヒット検出装置
   と、前記中央演算処理装置の出力するアドレスにもとづ
   いて次ののサイクルで出力するアドレスを得るために該
   アドレスに対して変換等を行なうアドレス変換回路と、 このアドレス変換回路からのアドレスと前記中央演算処
   理装置からのアドレスとを切り換えて前記キャッシュメ
   モリへ供給するアドレス切り換え回路とを備え、 前記中央演算処理装置から前記キャッシュメモリに対し
   てｉ（ｉは、１から始まる正の整数）ワードごとにアク
   セスする場合、前記アドレス切り換え回路は第ｉワード
   をロードするサイクルでは前記アドレス変換回路からの
   変換アドレスを出力させ、該サイクルで前記ヒット検出
   部は前記中央演算処理装置からのストアアドレスと前記
   キャッシュメモリのタグ部に格納されているアドレスと
   を比較することによりストアのためのヒット検出を行な
   うことを特徴とするキャッシュメモリ付きデータ処理装
   置。
2. （２）前記中央演算処理装置はｉワードごとにアクセス
   する場合、第１ワードから第ｉ−１ワードをロードする
   各サイクルでは該ワードのロードアドレスを出力し、第
   ｉワードをロードするサイクル及び第１ワードから第ｉ
   −１ワードをストアする各サイクルでは第１ワードから
   第ｉワードのストアアドレスを順次出力するものである
   請求項１記載のキュッシュメモリ付きデータ処理装置。
3. （３）前記アドレス変換回路は、前記中央演算処理装置
   からのロードアドレスに対して該アドレスを次のワード
   アドレスに変換し、ヒット検出用のストアアドレスに対
   して該アドレスを次サイクルまで遅延するものである請
   求項１記載のキュッシュメモリ付きデータ処理装置。
4. （４）前記アドレス変換回路は、第ｉ−１ワードがロー
   ドされたサイクルで該ロードアドレスを変換し、データ
   をストアするためのヒット検出サイクルで該ストアアド
   レスを遅延するものである請求項２記載のキュッュメモ
   リ付きデータ処理装置。
5. （５）前記アドレス切り換え回路は、ｉワードごとにア
   クセスする場合、第１ワードから第ｉ−１ワードをロー
   ドする各サイクルでは前記中央演算処理装置からのロー
   ドアドレスを出力するものである請求項２記載のキャッ
   シュメモリ付きデータ処理装置。
6. （６）前記アドレス切り換え回路は、ｉワードごとにア
   クセスする場合、第１ワードから第ｉワードをストアす
   る各サイクルでは前記アドレス変換回路からの遅延アド
   レスを出力するものである請求項３記載のキャッシュメ
   モリ付きデータ処理装置。