JPH03189843A - データ処理システムおよび方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、共用インタフェースを介して主記憶装置の複
数の記憶カードに連結された複数のプロセッサを含む情
報処理システムに関し、さらに詳述すれば、インタフェ
ースに与える影響を最小にして主記憶装置に記憶された
データを修正する手段に関する。

Ｂ、従来技術およびその課題 最近、コンピュータ業界全般にわたって、情報処理装置
の性能が急速に向上し、データ処理動作の高速化が著し
い。一般に複数の記憶カードで構成される主記憶装置と
プロセッサとの間でのデータ伝送を行なうため、共通の
インタフェースを共用する複数のプロセッサを採用する
データ処理システムが増加している。記憶サブシステム
の改善のペースはプロセッサの改善に比べて遅れており
、多数のプロセッサを並列に使用する構成をとりあげる
と、このことは顕著である。このため、主記憶装置が処
理システムより動作が遅いことを補償するために、シス
テムまたはネットワークのアーキテクチャを改変してい
る。キャッシュ・メモリその他の技法を採用して、主記
憶装置の記憶カードとプロセッサとの結合を外す試みが
行なわれてきた。

従来は、主記憶装置内に存在するデータを修正する場合
、記憶アレイからプロセッサの内部レジスタにデータを
取り込み、プロセッサ内でデータ・ビットを必要に応じ
て修正し、次に修正されたデータを元の記憶アレイに書
き込んでいた。この動作に伴うシステム・オーバヘッド
はかなり高い。例えば、データを取り出すときに１回と
、データを記憶装置に再度記憶するときに１回の合計２
回、主記憶装置へのインタフェースを仲裁し獲得する必
要がある。その際に複数のプロセッサや主記憶装置の複
数のカードがインタフェースを共用していれば、このイ
ンタフェースにアクセスするための待ち時間は増える。

また、プロセッサが特定の記憶カードにアクセスする際
に、カードがアレイにアクセスして修正すべきデータを
検索する間の待ち時間が必要である。

メモリ内のデータの修正をさらに効率良く行なう技法が
知られている。例えば、米国特許第４５７０２２２号で
開示されている情報訂正機能をもつデータ処理システム
は、動的ランダム・アクセス・メモリ、変更部、指示部
および制御部をもち、変更部でＲＡＭからデータを受け
取って、指示部からの入力に基づき、データの選択され
た部分を修正する。

カラー・グラフィック表示に係わる米国特許第４０１６
５４４号で開示されているメモリ書込み制御システムは
、多数のドツトのそれぞれに対応する赤、緑、青の情報
を別々に記憶するバッファ・メモリをもつ。個々のカラ
ー・ユニットはそれぞれ、プロセッサで制御される書込
み制御ユニットからカラー指示入力とマスク入力とを受
け取る。

マスク入力が論理１のときは内容は修正され、論理Ｏの
ときは該当する内容はそのままで変更されない。

しかし、依然として処理装置ならびに多数の処理装置と
主記憶装置を結合するバスを更に有効に使用することが
求められている。

したがって、本発明の目的は、主記憶装置と複数のプロ
セッサとの間のインタフェースを余り使わずに主記憶装
置内のデータの修正が行なえるデータ処理システムを提
供することである。

本発明の他の目的は、プロセッサから主記憶装置の記憶
カードに、データ修正動作に係わる知能の一部分を移す
ことである。

他の目的は、セットおよびリセットを含むデータ修正機
能の速度を高めることである。

他の目的は、メモリ・アレイ内の選択されたデータにつ
いてのみセット機能およびリセット機能を実行し、それ
らの機能がアレイへのただ１回のアクセスで行なえるデ
ータ処理システムを提供することである。

Ｃ９発明の概要および解決課題 前記その他の目的を達成するため、ビット符号化データ
を取り扱うための処理装置構成と、それぞれ複数のビッ
トを含むデータ・ワードとしてビット符号化データを記
憶するためのアレイを有するメモリと、処理装置構成と
メモリに接続された、両者間でビット符号化データを送
受するためのインタフェースとを備えたデータ処理シス
テムが提供される。この処理装置構成は、データ・ワー
ドのうち指定された１つを選択的に修正するコマンドを
生成する手段と、指定されたデータ・ワードを記憶する
データ・アレイ中の選択された記憶位置に対応するアド
レス・データを生成する手段とを含む。

このシステムの改良点は、指定されたデータ・ワードに
対応するデータ・マスクを生成し、このデータ・マスク
をインタフェースを介してメモリに送るマスク生成手段
を処理装置構成内に含むことである。メモリ内のデータ
操作手段は、マスクとコマンドを受け取ると、指定され
たデータ・ワードをデータ・マスクに応じて選択的に修
正する。

このデータ操作手段は、中間データ保持手段と、コマン
ドとアドレス・データに応答して、指定されたワードを
アレイ内で探し出し、選択された記憶位置から中間デー
タ保持手段に転送するラッチ手段と、データ・マスクを
受け取り、ワードが中間データ保持手段内に存在すると
き、指定されたデータにこのマスクをかけてそのデータ
・ワードを選択的に修正する手段と、指定されたデータ
・ワードをその修正後にアレイに転送する書込み手段と
を含む。

処理装置構成は、それぞれがビット符号化データの操作
およびコマンドの生成に適合した、複数の処理装置を含
むことが好ましい。メモリは、それぞれビット符号化デ
ータを記憶するためのデータ・アレイを備えた複数の記
憶カードを含むことができる。インタフェースは、デー
タ・マスクを送るためのデータ・バスと、コマンドおよ
びアドレス情報を送るためのコマンド・バスを含むのが
好都合である。データ・バスとコマンド・バスは並列に
機能し、それぞれすべての処理装置とすべての記憶カー
ドによって共用される。

記憶カードは、それぞれそれ自体の内部レジスタとメモ
リ・アレイとをもつ。内部レジスタは、全体で中間デー
タ保持手段を形成する。

記憶カードはそれぞれ、さらに内部レジスタに関連する
論理回路を含むことができる。セット・コマンドに応答
して、修正すべきデータ・ワードとデータ・マスクがＯ
Ｒ論理ゲートに入力され、ＯＲ論理ゲートの出力がカー
ド上のデータ・アレイに戻される。リセット・コマンド
に応答して、マスクがまず反転され、次にこの反転され
たマスクとデータ・ワードがＡＮＤ論理ゲートに入力さ
れ、ＡＮＤ論理ゲートの出力がデータ・アレイに戻され
る。

データ・ワードとデータ・マスクは所定の同数のビット
をもつのが好都合である。こうすれば、データ・ワード
とこのデータ・ワードを修正する際に用いられるマスク
との間に一対一の対応が成立し、単一の読出し／修正／
書込みサイクル中にデータ修正を速やかに行なうことが
可能になり、比較的簡単な回路でそれが実施される。

内部レジスタと記憶カード内に存在する修正論理回路を
用いれば、セット動作およびリセット動作を別のコマン
ドから記憶カードへの割込みなしに処理できるので、記
憶カード上でのセットおよびリセット動作は原子的とな
る。これらの動作は主に主記憶装置内で行なわれるので
、セット動作およびリセット動作に係わるほぼすべての
時間の間、プロセッサは別のタスクを自由に実行できる
。

各動作に必要なサイクル数ならびにプロセッサと主記憶
装置との間のインタフェースまたはバスが占有される時
間が減少、したがってシステムのスループットが改善さ
れる。最後に、記憶カードが修正動作を開始すると、イ
ンタフェースのトラフィック、アレイの初期設定に要す
るオーバヘッドや非同期メモリ・リフレッシュ動作によ
る干渉を受けないで、セット機能またはリセット機能の
完了まで、記憶カードはこの機能専用となる。

Ｄ、実施例 さて、図面に移ると、第１図に、ビット符号化データを
記憶し、それに対して選択された動作を実行する、情報
処理システム１６を示す。このシステムは、２つの処理
装置１８および２０を含む。

仲裁リンク２２がこの２つの処理装置を連結しており、
仲裁リンク２２を両方の処理装置に存在する仲裁論理と
ともに使用して、インタフェースへのアクセスに関する
優先順位をそれぞれの処理装置に割り当てる。このネッ
トワーク中の処、理装置は単数で構成してもよく、また
複数で構成してすべての処理装置を複数の仲裁リンクで
２地点間接続してもよい。

インタフェースは処理装置を主記憶装置に結合する。こ
の主記憶装置は、２４．２６．２８など複数の記憶カー
ド含む。記憶カード２４は、例えば、ビット符号化デー
タを記憶するためのメモリ・アレイ３０と、インタフェ
ースからデータを受け取って、処理装置の選択された１
つに送るためデータを一時的に保持するバッファ３２と
を含む。記憶カード２４はまた、メモリ・アレイ３０に
接続された内部レジスタ３４を含む。メモリ・アレイに
記憶さたデータは、−時的中間記憶のため内部レジスタ
３４にロードされ、この期間に処理装置の１つからの命
令に従ってデータの修正を行なうことができる。

記憶カード２６および２８は、記憶カード２４と同様に
、それぞれメモリ・アレイ３６、バッファ３８、内部レ
ジスタ４０、およびメモリ・アレイ４２、内部レジスタ
４４、バッファ４６を含む。

これらの要素はそれぞれ他の記憶カードの対応する要素
とほぼ同一であり、同様に機能する。

処理装置と記憶カードを結合するインタフェースは、デ
ータ・バス４８とコマンド／アドレス・バス５０を含み
、それぞれのバスはすべてのプロセッサと記憶カードに
接続され、他のバスとは独立にかつ並列にデータを送る
。データ・バス４８は、便宜的に作業情報と呼ばれる、
システムのユーザーにとって最も重要な情報を伝送する
。コマンド／アドレス・バス５０は、特定の作業データ
を取り出しまたは記憶するコマンドに関する制御情報や
、メモリ・アレイ内の特定の作業データの記憶位置また
はその特定の作業データの送出先の記憶位置を識別する
アドレス情報を伝送する。

コマンド線５２は、プロセッサごとに１本ずつ設けられ
、コマンドとアドレス情報をバス５０に送り、コマンド
線５４のうちの１本がバス５０から当該の記憶カードに
情報を送る。コマンドの転送は（プロセッサから記憶カ
ードへ）一方向に行なわれる。コマンド線５２の両端に
つけた矢印は、コマンド伝送中に、コマンド／アドレス
・バスが占有中であることを各処理装置が他の処理装置
に通知できることを示す。

プロセッサとバス４８の間のデータ線５６、および記憶
カードとデータ・バスの間のデータ線５８は、作業情報
を両方向に送るためのものである。

インタフェースは、さらに、データ・バス４８の使用を
制御するためのデータ・バス（第１図には図示せず）を
含む。インタフェースはまた、作業データに関するステ
ータス情報を送るための共用通信バスを含むこともでき
る。

記憶カード２４．２６．２８内の内部レジスタは、処理
装置へデータを転送せずに、当該のメモリ・アレイに記
憶されているデータを修正する際に特にを用である。第
２図に、データ修正を行なうための回路を、選択された
データ・ビットの修正に関して概略的に示す。これに関
連して、システム１６内のデータは、データ・バス４８
の容量に対応して、８ビツト・ワードの形式で伝送され
修正されることを理解されたい。したがって、選択され
たどのデータ・ワードについても、記憶カード内の修正
回路の全体がほぼ同一の論理を含むことになり、ワード
の残りの各データ・ビットごとにすべてのビットが並列
に処理されて多重化される。

図を参照すると、プロセッサ１８は、記憶カード２４の
メモリ・アレイ３０に記憶されているデータを修正する
際に使用されるデータ・マスクを発生する。ラッチ５９
に保持されたアレイの出力がＡＮＤ論理ゲート６０に入
力の１つとして与えられ、またＯＲ論理ゲート６２に入
力として与えられる。ＯＲゲートへのもう１つの入力は
バッファ３２の出力である。このバッファ出力は、イン
バータ６４にも与えられ、反転された信号がＡＮＤゲー
ト６０にもう１つの入力として与えられる。ＡＮＤゲー
トおよびＯＲゲートの出力はマルチプレクサｅ６に与え
られ、その出力はラッチ８Ｓで保持され、メモリ・アレ
イ３０に戻る。

このように、各記憶カードは、データ・アレイからデー
タを検索してそれを内部レジスタにロードし、データ・
マスクを受け取ってデータが内部レジスタにあるときに
それを修正するためにデータ・マスクを適用し、修正さ
れたデータをデータ・アレイに戻すための回路を含む。

この手法によれば、セット動作およびリセット動作のた
めの回路が主にプロセッサ内ではなく記憶カード内に存
在するので、この動作の実行に必要なりロック・サイク
ル数が大幅に減少するという顕著な利点がある。

この利点は、従来のデータ修正手法を本発明によるセッ
ト動作またはリセット動作と比較すると明白になる。第
３図に、従来のプロセッサで制御されるデータ修正動作
のタイミング図を示す。主記憶装置内の要求されたデー
タの記憶位置を示すアドレス情報を含むフェッチ・コマ
ンドが、第１クロツク・サイクルで、プロセッサからコ
マンド／アドレス・バスを介して記憶カードに送られる
。

選択された記憶カードは、第２のクロック・サイクルで
、そのメモリ・アレイへのアクセスを開始する。詳述す
ると、アレイへのアクセスは、行アドレス・ストローブ
（ＲＡＳ）と列アドレス・ストローブ（Ｃ：ＡＳ）の２
本の制御線を介して行なわれ、行アドレス・ストローブ
は第２クロツク・サイクルの始めに活動状態になって、
データ・アレイのアクセスを開始し、列アドレス・スト
ローブは第３クロツク・サイクルの始めに活動状態にな
る。第３図および第４図に関して、行および列アドレス
・ストローブ線は、他の線、すなわちプロセッサ・コマ
ンド線、プロセッサ・データ線およびアレイ・データ線
と整合するように、活動状態になるとき、高レベルにな
るものとして示しであることに留意されたい。これは、
単に図示の便宜を図るためにすぎない。行および列アド
レス・ストローブは、実際には「マイナス・アクティブ
」であり、高論理レベルから低論理レベルに信号が切り
換わるときに活動状態になる。

第４サイクルで、データがアレイからメモリ・バッファ
に読み出される。第５クロツク・サイクルで、データは
データ・バスを介してプロセッサに転送され、行および
列アドレス・ストローブが非活動状態になる。第６クロ
ツク・サイクルで、プロセッサがデータを修正する。

第７クロツク・サイクルの間にプロセッサからストア・
コマンドが発行され、続いて次のサイクルで、修正され
たデータが記憶カードに転送され、同時に行アドレス・
ストローブが活動状態になる。

第９サイクルの間に、列アドレス・ストローブは活動状
態になり、第１０サイクルから第１２サイクルの間に、
修正されたデータがアレイに戻され、その後に行および
列アドレス・ストローブが再度非活動状態になる。第１
２サイクルで、アレイ・データに付された文字“Ｍ”は
、セットやリセットではなく、データを伝送に適した形
式ではなくアレイへの記憶によく適した形式にアレンジ
する修正ステップを指す。

第４図は、第３図と同様のタイミング図であり、記憶カ
ード２４のメモリ・アレイ３０内の選択されたアドレス
にある特定のデータの修正を指令する、処理装置１８か
らのコマンドに従って、主として記憶カード上で実行さ
れるデータの修正動作を示す。データ・ビットは、８バ
イト・ワードの一部として修正される。ただし、図が簡
単になるように、第５図および第６図では、それぞれセ
ット動作およびリセット動作に関して、データ・ワード
は８ビツトしか含まないものとして示しである。

第４図に示すように、プロセッサ１８は、コマンドをコ
マンド／アドレス・バス５０を介して記憶カードに送る
。このコマンドは、第５図および第６図に示されている
データ・ワードを「セット」または「リセット」するコ
マンドである。このコマンドがセット・コマンドまたは
リセット・コマンドのいずれであっても、処理装置はデ
ータ・バス４８を介して記憶カード２４にデータ・マス
ク７２を与える。行アドレス・ストローブは、このサイ
クルの間に活動状態になる。

第５図および第６図に、第３および第７ビット位置が論
理“１”で、他のビット位置が論理“０パである、同じ
８ビツトのマスク７２を示す。すなわち、セット・コマ
ンドでは、データ・ワードの７０の第３および第７ビッ
ト位置のビットが、論理１にセットされ、リセット・コ
マンドでは、論理Ｏにリセットされる。どちらの場合に
も、データ・ワードの他のビットは変更されずそのまま
である。

第４図に戻ると、列アドレス・ストローブは第３サイク
ルの始めに活動状態になり、第４サイクルの間にデータ
がメモリ・アレイ３０から読み取られる。しかし、第３
図とは違って、データはバッファ３２には読み込まれず
、記憶カードの内部レジスタ３４にラッチされる。

第５クロツク・サイクルの間に、データ・ワード７０が
修正される。セット・コマンドが第２クロツク・サイク
ルの間に与えられた場合は、データ・ワードとマスク７
２がＯＲ論理ゲート（例えばゲート６２）に入力として
与えられる。ＯＲゲートの出力は修正された（この場合
はセットされた）データ・ワード７４であり、第３およ
び第７ビット位置がセットされ、論理１である。このこ
とは、第３ビット位置には変化がなく、以前は０であっ
た第７ビツトが１になることを表す。他のビット位置は
元のワード７０のままである。

第２サイクルのコマンドがリセット・コマンドである場
合は、マスク７２が反転されて反転マスク７６になる。

反転マスクとデータ・ワードが８個のＡＮＤゲート（例
えばゲー）８０）に与えられる。ＡＮＤゲートの出力は
、修正された（この場合は、リセットされた）データ・
ワード７８であり、その第３および第７ビット位置がセ
ットされ、データ・ワードの第３ビット位置のビットは
論理Ｏに変化し、第７ビット位置は論理Ｏのままである
。他のビット位置は元のままである。

修正動作は第６サイクルの間に完了し、修正されたワー
ドが内部レジスタ３４からメモリ・アレイ３０に書き込
まれ、具体的には、選択されたアドレス６８に戻る。

このように、本発明によれば、必要なりロック・サイク
ル数をほぼ半分に減らして、メモリ・アレイ内のデータ
に対するセット動作およびリセット動作の速度が大幅に
増大する。しかし、この例ではプロセッサがインタフェ
ースの使用を争奪するのに時間を要しないと仮定してい
るので、実際は、この比較による推定を超える効率の向
上がある。

共通インタフェースを多数のプロセッサが使う構成では
、含まれるプロセッサ同士が主記憶装置とのインタフェ
ースの使用を争奪しなければならない。従来のデータ修
正シーケンス（第３図）では、記憶カードからデータを
取り出すときに１回と、修正されたデータを戻すときに
１回の合計２回にわたり、プロセッサ１８はインタフェ
ースへのアクセスを獲得しなければならないが、本発明
では、プロセッサ１８は、セット・コマンドまたはリセ
ット・コマンドとデータ・マスクを記憶カード２４に与
えるために１回だけインタフェースにアクセスすればよ
い。

このため、さらに別の利点が得られる。すなわち、本発
明によるセット動作およびリセット動作では、セット・
コマンドまたはリセット・コマンドを供給するのに１サ
イクルと、データ・マスクを供給するのに１サイクルを
要するのみであり、従来のシーケンスでは４クロツク・
サイクルの間インタフェースの使用を要するのに比べて
、インタフェースの使用量が半減され葛。

また、メモリ・アレイは常時非活動状態であり、アレイ
からのデータの読取りまたはアレイへのデータの書込み
の準備ができるまで所定のクロック・サイクルを要する
ことから、もう１つの利点が生じる。必要サイクル数は
、勿論、アレイの性質およびサイクル時間に応じて変わ
るが、アレイへのアクセスを要する動作の所要時間を増
大させる。

従来のデータ修正シーケンスでは、記憶メモリにアクセ
スするのに、まずプロセッサに戻すデータを読み取り、
その後、行アドレスおよび列アドレス・ストローブが非
活動状態になった後の修正データを書き込むためにメモ
リ・アレイへのアクセスが必要である。これとは対照的
に、記憶カード２４内の指定されたデータ・ワードは、
３つの連続したクロック・サイクルからなる１つの読出
し／修正／書込みシーケンスで一挙に修正され、メモリ
・アレイの起動を制御する行アドレス・ストローブを再
度活動化する必要はない。

従来のシーケンスとは対照的な最後の利点は、メモリ・
リフレッシュなどの非同期事象がネットワーク１６の記
憶カード内での修正動作を妨げないことである。このよ
うな事象は、特にフェッチ・コマンド・クロック・サイ
クルとストア・コマンド・クロック・サイクルの間で起
った場合、従来のデータ修正シーケンスの動作を遅延さ
せる可能性がある。このように、本発明による情報処理
ネットワークでは、主記憶装置の記憶カードで処理装置
からのコマンドおよびマスクに応答してセット動作およ
びリセット動作が実行され、セット動作およびリセット
動作に要するインタフェースの使用と動作時間が著しく
減少する。

Ｅ０発明の効果 上述のごとく、本発明によれば主記憶装置内のデータ修
正の実行が効率よく実行可能となる。

【図面の簡単な説明】

第１図は、複数の処理装置からなる構成が共用インタフ
ェースを介して多数の記憶カードを含む主記憶装置に結
合された情報処理システムの概略図である。 第２図は、データ修正論理回路を示す１枚の記憶カード
の概略図である。 第３図は、従来のデータ修正動作のタイミング図である
。 第４図は、本発明によるデータ修正動作を示す、第３図
と同様のタイミング図である。 第５図は、セット機能を示す、８ビツトのデータ・ワー
ドを表す図である。 第６図は、リセット機能を示す、第５図と同様の図であ
る。 １６・・・・情報処理システム、１８．２０・・・・処
理装置、２２・・・・仲裁リンク、２４．２６．２８・
・・・記憶カード、３０．３６．４２・・・・メモリ・
アレイ、３２．３８．４６・・・・バッファ、３４．４
０．４４・・・・内部レジスタ、４８・・・・データ・
バス、５０・・・・コマンド／アドレス・バス、５２．
５４・・・・コマンド線、５６．５８・・・・データ線
、５９．６５・・・・ラッチ、６０・・・・ＡＮＤ論理
ゲート、６２・・・・ＯＲ論理ゲート、６４・・・・イ
ンバータ、６６・・・・マルチプレクサ。

Claims (15)

【特許請求の範囲】
1. （１）データ・ワードのうち指定されたひとつを選択的
   に修正するコマンドを生成し、かつ指定されたデータ・
   ワードが記憶されるデータ・アレイ内の選択された記憶
   位置に対応するアドレス・データを生成する手段を有す
   る、 ビット符号化データを操作するための処理装置構成と、
   ビット符号化データを、それぞれ複数個のビットを含む
   複数のデータ・ワードとして記憶するためのアレイを有
   する記憶装置と、処理装置構成および記憶装置に接続さ
   れ、処理装置構成と記憶装置の間でビット符号化データ
   を伝送するためのインタフェースとを含むデータ処理シ
   ステムにおいて、 処理装置構成内に設けられた、指定されデータ・ワード
   に対応するデータ・マスクを生成し、かつこのマスクを
   インタフェースを介して記憶装置に送るためのマスク生
   成手段と、 記憶装置内に設けられた、マスクとコマンドを受け取っ
   た後に、マスクに従って指定されたデータ・ワードを選
   択的に修正するデータ操作手段とを含み、 上記データ操作手段が、 中間データ保持手段と、 上記コマンドおよびアドレス・データに応答して、アレ
   イ内の指定されたワードを探し出して、指定されたワー
   ドを選択された記憶位置から中間データ保持手段に転送
   するためのラッチ手段と、マスクを受け取り、指定され
   たデータ・ワードが中間データ保持手段に含まれている
   とき、このマスクを指定されたデータ・ワードに適用し
   て、そのデータ・ワードを選択的に修正する手段と、ワ
   ードが修正された後に、指定されたデータ・ワードをア
   レイに転送する書込み手段とを含む改良されたデータ処
   理システム。
2. （２）上記データ・ワードのビット数が同じ所定の数で
   ある、請求項１に記載のデータ処理システム。
3. （３）上記書込み手段が修正されたデータ・ワードを上
   記の選択された記憶位置に戻す、請求項２に記載のデー
   タ処理システム。
4. （４）上記処理装置構成が複数個の処理装置を含み、上
   記の各処理装置がそれぞれビット符号化データを操作し
   かつコマンドを生成する手段を含み、上記記憶装置が複
   数の記憶カードを含み、各カードがそれぞれビット符号
   化データを記憶するためのデータ・アレイを有する、請
   求項３に記載のデータ処理システム。
5. （５）上記インタフェースがマスクを伝送するためのデ
   ータ・バスと、コマンドおよびアドレス情報を伝送する
   ためのコマンド・バスを含み、上記データ・バスおよび
   コマンド・バスがすべての処理装置およびすべての記憶
   カードによって共用される、請求項４に記載のデータ処
   理システム。
6. （６）各記憶カードがそれぞれ内部レジスタを有し、上
   記内部レジスタが全体として中間データ保持手段を形成
   する、請求項５に記載のデータ処理システム。
7. （７）各マスクがそれぞれ上記所定数のビットを有する
   、請求項２に記載のデータ処理システム。
8. （８）上記各コマンドがそれぞれ、セット・コマンドと
   リセット・コマンドを含む二者択一の２つのタイプのコ
   マンドの１つである、請求項７に記載のデータ処理シス
   テム。
9. （９）上記記憶装置が複数の記憶カードを含み、各記憶
   カードがそれぞれビット符号化データを記憶するための
   上記データ・アレイのうちの自カード用データ・アレイ
   と自カード用内部レジスタを有し、上記内部レジスタが
   全体として中間データ保持手段を形成し、 上記各カードがそれぞれ、さらに修正すべきデータ・ワ
   ードとマスクとを、上記セット・コマンドを出力するた
   め、ＯＲ論理ゲートに入力として与え、あるいはマスク
   を反転して、修正すべきデータ・ワードと反転されたマ
   スクとをＡＮＤ論理ゲートに入力として与える、その内
   部レジスタに関連する論理回路を含む、請求項８に記載
   のデータ処理システム。
10. （１０）ビット符号化データを操作するための処理装置
    構成と、ビット符号化データを、それぞれ複数個のビッ
    トを含む複数のデータ・ワードとして記憶するための主
    記憶手段を有する記憶装置と、処理装置構成および記憶
    装置に接続され、処理装置構成と記憶装置の間でビット
    符号化データを伝送するためのインタフェースとを含む
    データ処理システムにおいて、主記憶手段に記憶された
    データを選択的に修正する方法であって、 処理装置構成を用いて、ビット符号化データを修正する
    モディファイ・コマンドと、主記憶手段内の選択された
    記憶位置に対応する、修正すべきデータ・ワードとして
    選択された記憶位置に記憶された特定のデータ・ワード
    を指定するアドレス情報と、修正すべき指定されたデー
    タ・ワード内の少なくとも１個のビットを識別するデー
    タ・マスクとを生成するステップと、 モディファイ・コマンド、アドレス情報およびデータ・
    マスクを、インタフェースを介して記憶装置に送るステ
    ップと、 上記コマンドおよびアドレス情報に応答して、選択され
    たデータを探し出して、指定されたワードを主記憶装置
    手段から記憶装置内の中間データ保持手段へ転送するス
    テップと、 保持手段内の指定されたデータにデータ・マスクをかけ
    て、指定されたデータ・ワードをデータ・ワードの内容
    に従って選択的に修正するステップと を含むデータ処理方法。
11. （１１）さらに修正済の指定されたデータ・ワードを主
    記憶装置手段に戻すステップを含む、請求項１０に記載
    のデータ処理方法。
12. （１２）指定されたデータ・ワードを中間保持手段に転
    送し、指定されたデータ・ワードにマスクをかけ、修正
    済の指定されたデータ・ワードを主記憶装置手段に転送
    する上記各ステップがすべて、単一の読出し／修正／読
    出しサイクルの間に実行される、請求項１１に記載のデ
    ータ処理方法。
13. （１３）修正済の指定されたデータ・ワードを主記憶装
    置手段に転送するステップが、修正済の指定されたデー
    タ・ワードを選択された記憶位置に転送することを含む
    、請求項１１に記載のデータ処理方法。
14. （１４）上記コマンドがセット・コマンドとリセット・
    コマンドを含む２種類であり、 指定されたデータ・ワードにマスクをかける上記ステッ
    プが、コマンドがセット・コマンドであるときは、指定
    されたワードおよびマスクをＯＲ論理ゲートに入力とし
    て与えるステップを含む、請求項１１に記載のデータ処
    理方法。
15. （１５）マスクをかける上記ステップが、さらにコマン
    ドがリセット・コマンドであるときは、マスクを反転し
    て反転マスクを形成するステップと、この反転マスクお
    よび指定されたデータ・ワードをＡＮＤ論理ゲートに与
    えるステップとを含む、請求項１４に記載のデータ処理
    方法。