JPH03257634A - プログラム並列実行方法とその装置 - Google Patents
プログラム並列実行方法とその装置Info
- Publication number
- JPH03257634A JPH03257634A JP5688190A JP5688190A JPH03257634A JP H03257634 A JPH03257634 A JP H03257634A JP 5688190 A JP5688190 A JP 5688190A JP 5688190 A JP5688190 A JP 5688190A JP H03257634 A JPH03257634 A JP H03257634A
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- JP
- Japan
- Prior art keywords
- task
- cpu
- interrupt
- register
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- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は高速なリアルタイム処理が要求される組み込
み計算機用プログラムに於いて各種プログラム・タスク
（以降タスクと言う）を簡単な方法で並列に実行させる
ことを実現したプログラム並列実行方法及びその装置に
関するものである。
み計算機用プログラムに於いて各種プログラム・タスク
（以降タスクと言う）を簡単な方法で並列に実行させる
ことを実現したプログラム並列実行方法及びその装置に
関するものである。
［従来の技術］
従来、１つのメモリ領域に入っている複数のプログラム
を並行して実行する場合、各プログラムに優先レベルを
付けてタスクとして定義し、それらの実行制御をオペレ
ーティング・ンステム（以降Ｏ８と言う）が行い、実行
時点で最も優先レベルの高いタスクを実行する方式を採
っていたので幾つかのタスクが起動されているときに複
数のタスクが並行して実行している様に見えるが、実際
は１つのセントラル・プロセッサ（以降ＣＰＵと言う）
しかないので、同時点では１つのタスクしか実行できな
かった。
を並行して実行する場合、各プログラムに優先レベルを
付けてタスクとして定義し、それらの実行制御をオペレ
ーティング・ンステム（以降Ｏ８と言う）が行い、実行
時点で最も優先レベルの高いタスクを実行する方式を採
っていたので幾つかのタスクが起動されているときに複
数のタスクが並行して実行している様に見えるが、実際
は１つのセントラル・プロセッサ（以降ＣＰＵと言う）
しかないので、同時点では１つのタスクしか実行できな
かった。
「発明が解決しようとする課題］
従来の組み込み計算機用プログラムのタスク・スケジュ
ーリング方式ではＣＰＵが１つしかなかったので、同一
メモリ上の複数のタスクを同時に並行して実行するのが
困難であった。又、低レベルのタスクが実行中に高レベ
ルのタスクが起動されたとき、その時点で高レベルのタ
スクに実行制御が移り、低レベルのタスクの実行が中断
する為低レベルのタスクの実行終了時間が高レベルのタ
スク実行状況に応じて変動していた。さらに、各タスク
がシリアルに実行される為、１つのタスクの実行時間に
全体のタスクの実行終了時間が左右されて所定の時間範
囲に納まらなくなる場合があった。また９組み込み計算
機の性能（例えばＭＩＰＳ値）の向上には玄海が出始め
てきており、かつ１組み込み計算機の分野にも高級言語
が採用され出して来ているため従来より実行時間が長く
なる傾向があることから、ハードウェアの性能向上だけ
ではなくソフトウェアのアルゴリズムの改良により計算
機処理の性能を向上する必要が出てきた。
ーリング方式ではＣＰＵが１つしかなかったので、同一
メモリ上の複数のタスクを同時に並行して実行するのが
困難であった。又、低レベルのタスクが実行中に高レベ
ルのタスクが起動されたとき、その時点で高レベルのタ
スクに実行制御が移り、低レベルのタスクの実行が中断
する為低レベルのタスクの実行終了時間が高レベルのタ
スク実行状況に応じて変動していた。さらに、各タスク
がシリアルに実行される為、１つのタスクの実行時間に
全体のタスクの実行終了時間が左右されて所定の時間範
囲に納まらなくなる場合があった。また９組み込み計算
機の性能（例えばＭＩＰＳ値）の向上には玄海が出始め
てきており、かつ１組み込み計算機の分野にも高級言語
が採用され出して来ているため従来より実行時間が長く
なる傾向があることから、ハードウェアの性能向上だけ
ではなくソフトウェアのアルゴリズムの改良により計算
機処理の性能を向上する必要が出てきた。
本発明は、：れらの課題を解決するためになされたもの
である。
である。
［課題を解決するための手段］
主メモリに格納されている各種プログラムを実行するＣ
ＰＵと、タスクの実行先頭アドレスを格納するタスク先
頭アドレスレジスタと、タスクの実行要求を設定するタ
スクステータスレジスタとＣＰＵの使用状況を設定する
ＣＰＵビジーフラグレジスタとアプリケーションプログ
ラムからのタスク実行要求によって空きＣＰＵを捜し、
空いているＣＰＵがあった場合にそのＣＰＬＪに割り込
み制御装置によって割り込みを発生させて対応するタス
クの実行要求を出し、空きＣＰＵがないときには待ち行
列バッファにタスクの実行要求を登録するＯ８とを備え
る。
ＰＵと、タスクの実行先頭アドレスを格納するタスク先
頭アドレスレジスタと、タスクの実行要求を設定するタ
スクステータスレジスタとＣＰＵの使用状況を設定する
ＣＰＵビジーフラグレジスタとアプリケーションプログ
ラムからのタスク実行要求によって空きＣＰＵを捜し、
空いているＣＰＵがあった場合にそのＣＰＬＪに割り込
み制御装置によって割り込みを発生させて対応するタス
クの実行要求を出し、空きＣＰＵがないときには待ち行
列バッファにタスクの実行要求を登録するＯ８とを備え
る。
Ｅ作用］
同一メモリ上の複数のタスクを複数のＣＰＵを使って実
行することにより、複数のタスクを同時にリアルタイム
で実行できる。
行することにより、複数のタスクを同時にリアルタイム
で実行できる。
［実施例］
第１図はこの発明によるプログラム並列実行装置の一実
施例を示すもので１図中（１）はタスクの先頭アドレス
を設定するアドレス設定装置、 （２ａ）〜（２ｎ）は
タスクの先頭アドレスを格納するタスク先頭アドレスレ
ジスタ、（３）はタスクの実行要求を設定するタスクス
テータスレジスタ、（４）はＣＰＵ（７ａ）〜（７鵬〉
の使用状況を設定するＣＰＵビジーフラグレジスタ、（
５）はＣＰ Ｕ （７ａ）〜ＣＰ Ｕ （７ｍ）が凡て
使用中のときに実行要求が出されたタスクを登録してお
くタスク待ち行列バッファ、（６）は実行したタスクが
どのＣＰＵで実行されていたかを判別するためのタスク
／ＣＰＵ対応バッファ、 （７ａ）はパワーオン割り込
みによってイニシャル処理を実行し、タスク起動割り込
みによってタスクを実行するＣＰＵ、（７ｂ）〜（７ｍ
）はパワーオンによって割り込みが発生せず、タスク起
動割り込みによってタスクを実行するｃｐｖ、（ｓ）は
各種プログラムを格納しておく主メモリ、（９）はＣＰ
Ｕ （７ａ）〜ＣＰ Ｕ（７ａ＋）の何れかのＣＰＵ
から出されたタスク起動要求信号に応じてＣＰ Ｕ （
７ａ）〜ＣＰ Ｕ （７＋ｎ）の何れかのＣＰＵに割り
込みを発生させる割り込み制御装置である。
施例を示すもので１図中（１）はタスクの先頭アドレス
を設定するアドレス設定装置、 （２ａ）〜（２ｎ）は
タスクの先頭アドレスを格納するタスク先頭アドレスレ
ジスタ、（３）はタスクの実行要求を設定するタスクス
テータスレジスタ、（４）はＣＰＵ（７ａ）〜（７鵬〉
の使用状況を設定するＣＰＵビジーフラグレジスタ、（
５）はＣＰ Ｕ （７ａ）〜ＣＰ Ｕ （７ｍ）が凡て
使用中のときに実行要求が出されたタスクを登録してお
くタスク待ち行列バッファ、（６）は実行したタスクが
どのＣＰＵで実行されていたかを判別するためのタスク
／ＣＰＵ対応バッファ、 （７ａ）はパワーオン割り込
みによってイニシャル処理を実行し、タスク起動割り込
みによってタスクを実行するＣＰＵ、（７ｂ）〜（７ｍ
）はパワーオンによって割り込みが発生せず、タスク起
動割り込みによってタスクを実行するｃｐｖ、（ｓ）は
各種プログラムを格納しておく主メモリ、（９）はＣＰ
Ｕ （７ａ）〜ＣＰ Ｕ（７ａ＋）の何れかのＣＰＵ
から出されたタスク起動要求信号に応じてＣＰ Ｕ （
７ａ）〜ＣＰ Ｕ （７＋ｎ）の何れかのＣＰＵに割り
込みを発生させる割り込み制御装置である。
第２図〜第５図はこの発明によるプログラム並列実行方
法の一実施例の処理内容である。図中、二重線の処理ブ
ロックはＯ３の処理を呼ぶことを意味している。第２図
はＣＰ Ｕ （７ａ）の処理内容を。
法の一実施例の処理内容である。図中、二重線の処理ブ
ロックはＯ３の処理を呼ぶことを意味している。第２図
はＣＰ Ｕ （７ａ）の処理内容を。
第３図はＣＰ Ｕ （７ｂ）の処理内容を、第４図はｃ
ｐＵ （７ｃ）の処理内容を、第５図は各ＣＰＵで共通
的に使われるＯ８の処理内容を示している。説明の都合
上、タスクレベル（以降タスク１と言う）、タスクレベ
ル２（以降タスク２と言、う）、タスクレベル３（以降
タスク３と言う）の３つのタスクを同時に実行する場合
を考える。また、タスク１の各種フラグはデータのビッ
ト１で処理されるものとする。第２図においてＣＰ Ｕ
（７ａ）にパワーオン割り込みが発生することにより
タスク１を起動する（ステップ１０）。タスク１の起動
要求が発行されることによってＯ３のタスク起動要求処
理が起動されタスクステータスレジスタのビット１にタ
スクＩの実行要求が発生した旨のフラグを設定しくステ
ップ２３）、 ＣＰ Ｕビジーフラグレジスタの内容を
見て（ステップ２４）、 ＣＰ Ｕの占有状況をチエツ
クする（ステップ２５）。 この時点ではまだどのタス
クも起動されていないのでＣＰＵビジーレジスタのビッ
ト１をオンにしてＣＰ Ｕ （７ａ）の使用中フラグを
設定しくステップ２６）、タスク／ＣＰＵ対応バッファ
のタスク１の使用ＣＰＵをＣＰ Ｕ （７ａ）に設定し
くステップ２７）、 ＣＰ Ｕ （７ａ）へタスク起動
要求信号を発生させ５割り込みを起こさせることにより
（ステップ２８）、 ＣＰ Ｕ （７ａ）にタスク起動
割り込みが発生する。ＣＰ Ｕ （７ａ）ではタスク起
動割り込み処理（ステップ１１）を実行し、ＯＳタスク
起動割り込み処理（ステップ３１〜ステツプ３３）を起
動するタスク起動割り込み処理ではタスクステータスレ
ジスタの内容を見てビット１がオンになっていることか
らタスク１の起動要求が発行されていることを認識しく
ステップ３１）タスクステータスレジスタをクリアしく
ステップ３２）タスクエの実行先頭アドレスをタスク先
頭アドレスレジスタから知り。
ｐＵ （７ｃ）の処理内容を、第５図は各ＣＰＵで共通
的に使われるＯ８の処理内容を示している。説明の都合
上、タスクレベル（以降タスク１と言う）、タスクレベ
ル２（以降タスク２と言、う）、タスクレベル３（以降
タスク３と言う）の３つのタスクを同時に実行する場合
を考える。また、タスク１の各種フラグはデータのビッ
ト１で処理されるものとする。第２図においてＣＰ Ｕ
（７ａ）にパワーオン割り込みが発生することにより
タスク１を起動する（ステップ１０）。タスク１の起動
要求が発行されることによってＯ３のタスク起動要求処
理が起動されタスクステータスレジスタのビット１にタ
スクＩの実行要求が発生した旨のフラグを設定しくステ
ップ２３）、 ＣＰ Ｕビジーフラグレジスタの内容を
見て（ステップ２４）、 ＣＰ Ｕの占有状況をチエツ
クする（ステップ２５）。 この時点ではまだどのタス
クも起動されていないのでＣＰＵビジーレジスタのビッ
ト１をオンにしてＣＰ Ｕ （７ａ）の使用中フラグを
設定しくステップ２６）、タスク／ＣＰＵ対応バッファ
のタスク１の使用ＣＰＵをＣＰ Ｕ （７ａ）に設定し
くステップ２７）、 ＣＰ Ｕ （７ａ）へタスク起動
要求信号を発生させ５割り込みを起こさせることにより
（ステップ２８）、 ＣＰ Ｕ （７ａ）にタスク起動
割り込みが発生する。ＣＰ Ｕ （７ａ）ではタスク起
動割り込み処理（ステップ１１）を実行し、ＯＳタスク
起動割り込み処理（ステップ３１〜ステツプ３３）を起
動するタスク起動割り込み処理ではタスクステータスレ
ジスタの内容を見てビット１がオンになっていることか
らタスク１の起動要求が発行されていることを認識しく
ステップ３１）タスクステータスレジスタをクリアしく
ステップ３２）タスクエの実行先頭アドレスをタスク先
頭アドレスレジスタから知り。
ｃｂ−分岐する（ステップ３３）。対象タスクへの分岐
処理（ステップ３３）の実行によってタスク１処理（１
）（ステップ１２）が実行され９次にタスク３の起動要
求を発行したとする（ステップ１３）。タスク１が起動
されたのと同じ手順（ステップ２３〜ステ。
処理（ステップ３３）の実行によってタスク１処理（１
）（ステップ１２）が実行され９次にタスク３の起動要
求を発行したとする（ステップ１３）。タスク１が起動
されたのと同じ手順（ステップ２３〜ステ。
プ２７）でＣＰ Ｕ （７ｂ）にタスク起動割り込みが
発生する（ステップ２８）。ＣＰ Ｕ （７ｂ）への割
り込み起動後、タスク起動要求処理が発行された次の位
置（ステップ１４）に制御が移る（ステップ３０）。
ＣＰＵ（７ａ）ではタスク１処理（２）（ステップ１４
）を実行した後、タスク２起動要求処理（ステップ１５
）を実行しタスク２を起動する。この時点ではＣＰ Ｕ
（７ａ）とＣＰ Ｕ （７ｂ）が使用中であることか
らタスク起動要求処理（ステップ２３〜ステツプ２８）
ニよっテｃＰ Ｕ （７ｃ）に割り込みが発行されタス
ク１終了処理（ステップ１６）に戻る。ＣＰ ＩＪ （
７ａ）によって実行されたタスクはＯ３のタスク終了処
理（ステップ３４〜ステツプ３９）でタスク待ち行列バ
ッファ（５）の待ちタスクの有無を判定（ステップ３４
）、この場合は待ちタスクがないこと（ステップ３５）
、及びタスク／ＣＰＵ対応バッファ（６）のタスクｌに
登録されているＣＰＵがＣＰＵ（７ａ）であることから
、ＣＰＵビジーフラグレジスタのビットＩをクリアしく
ステップ３ｇ）、 ＣＰ Ｕ （７ａ）を停止する（
ステップ３９）。もし、タスク待ち行列バッファ（５）
に処理待ちタスクがある場合はタスク待ち行列バッファ
（５）から待ちタスクを取り出しくステップ３６）、対
応するタスクの先端アドレスをタスク先頭アドレスレジ
スタ（２ａ〜２ｎ）の中から取り出し対象タスクへ分岐
する。その際、タスク／ＣＰＵ対応バッファ（６）の対
応ＣＰＵの実行タスクを対応する番号に設定する。一方
、ＣＰＵ（７ｂ）はタスク起動割り込み発生処理（ステ
ップ２８）によって割り込みが発生り、Ｏ５のタスク割
り込み処理を起動しくステップ１７）、タスク３を実行
しくステップ１８）、タスク３終了処理（ステップ１９
）によってＣＰ Ｕ （７ｂ）（７）処ＦＩを終了させ
る。同様にＣＰ Ｕ （７ｃ）ではＯ３のタスク起動割
り込み処理を起動しくステップ２ｏ）、タスク２を実行
しくステップ２１）、タスク２終了処理（ステップ２２
）によってＣＰ Ｕ （７ｃ）の実行を終了させる。
発生する（ステップ２８）。ＣＰ Ｕ （７ｂ）への割
り込み起動後、タスク起動要求処理が発行された次の位
置（ステップ１４）に制御が移る（ステップ３０）。
ＣＰＵ（７ａ）ではタスク１処理（２）（ステップ１４
）を実行した後、タスク２起動要求処理（ステップ１５
）を実行しタスク２を起動する。この時点ではＣＰ Ｕ
（７ａ）とＣＰ Ｕ （７ｂ）が使用中であることか
らタスク起動要求処理（ステップ２３〜ステツプ２８）
ニよっテｃＰ Ｕ （７ｃ）に割り込みが発行されタス
ク１終了処理（ステップ１６）に戻る。ＣＰ ＩＪ （
７ａ）によって実行されたタスクはＯ３のタスク終了処
理（ステップ３４〜ステツプ３９）でタスク待ち行列バ
ッファ（５）の待ちタスクの有無を判定（ステップ３４
）、この場合は待ちタスクがないこと（ステップ３５）
、及びタスク／ＣＰＵ対応バッファ（６）のタスクｌに
登録されているＣＰＵがＣＰＵ（７ａ）であることから
、ＣＰＵビジーフラグレジスタのビットＩをクリアしく
ステップ３ｇ）、 ＣＰ Ｕ （７ａ）を停止する（
ステップ３９）。もし、タスク待ち行列バッファ（５）
に処理待ちタスクがある場合はタスク待ち行列バッファ
（５）から待ちタスクを取り出しくステップ３６）、対
応するタスクの先端アドレスをタスク先頭アドレスレジ
スタ（２ａ〜２ｎ）の中から取り出し対象タスクへ分岐
する。その際、タスク／ＣＰＵ対応バッファ（６）の対
応ＣＰＵの実行タスクを対応する番号に設定する。一方
、ＣＰＵ（７ｂ）はタスク起動割り込み発生処理（ステ
ップ２８）によって割り込みが発生り、Ｏ５のタスク割
り込み処理を起動しくステップ１７）、タスク３を実行
しくステップ１８）、タスク３終了処理（ステップ１９
）によってＣＰ Ｕ （７ｂ）（７）処ＦＩを終了させ
る。同様にＣＰ Ｕ （７ｃ）ではＯ３のタスク起動割
り込み処理を起動しくステップ２ｏ）、タスク２を実行
しくステップ２１）、タスク２終了処理（ステップ２２
）によってＣＰ Ｕ （７ｃ）の実行を終了させる。
［発明の効果］
この様に本発明によれば組み込み計算機に格納されてい
る複数のタスクを並行して同時に実行することが出来る
。また、同時に実行するタスクの数がＣＰＵの数より多
い場合でもタスク待ち行列バッファ内に待ちタスクを登
録することが出来ることから、ＣＰＵ０数を任意に変更
できる。
る複数のタスクを並行して同時に実行することが出来る
。また、同時に実行するタスクの数がＣＰＵの数より多
い場合でもタスク待ち行列バッファ内に待ちタスクを登
録することが出来ることから、ＣＰＵ０数を任意に変更
できる。
第１図はこの発明の一実施例を示す全体構成図ドレス設
定装置、 （２ａ）〜（２ｎ）はタスク先頭アドレスレ
ジスタ、 （３）はタスクステータスレジスタ、 （４
）はＣＰＵビジーフラグレジスタ、（５）はタスク待ち
行列バッファ、（６）はタスク／ＣＰＵ応対バッファ（
７ａ）〜（７ｍ）はＣＰＵ、（８）は主メモｉハ（９）
は割り込み制御装置である。
定装置、 （２ａ）〜（２ｎ）はタスク先頭アドレスレ
ジスタ、 （３）はタスクステータスレジスタ、 （４
）はＣＰＵビジーフラグレジスタ、（５）はタスク待ち
行列バッファ、（６）はタスク／ＣＰＵ応対バッファ（
７ａ）〜（７ｍ）はＣＰＵ、（８）は主メモｉハ（９）
は割り込み制御装置である。
Claims (2)
- （１）タスクの起動要求をタスクステータスレジスタか
ら入力し、ＣＰＵビジーフラグレジスタの内容から空き
ＣＰＵを探し、空きＣＰＵがあるときに割り込み制御装
置によって対応ＣＰＵに割り込みをかけてＣＰＵを活性
化、活性化されたＣＰＵに於いてタスク先頭アドレスレ
ジスタに格納されている対応タスクの先頭アドレスを入
力し主メモリに格納されている対応タスクを実行させる
ことにより、複数のＣＰＵが存在する組み込み計算機シ
ステムに於いて複数のタスクを実行することを可能にし
たことを特徴とするプログラム並列実行方法。 - （２）タスクの先頭アドレスを格納しておくタスク先頭
アドレスレジスタと、タスクの起動要求を格納しておく
タスクステータスレジスタと、ＣＰＵの使用状況を格納
しておくＣＰＵビジーフラグレジスタと、凡てのＣＰＵ
が使用中のときに起動要求タスクを一時的に登録するタ
スク待ち行列バッファと、使用しているＣＰＵの実行中
のタスク情報を格納しておくタスク／ＣＰＵ対応バッフ
ァと、各種プログラムを実行するＣＰＵと、各種プログ
ラムを格納しておく主メモリと、タスク実行時に割り込
みを発生する割り込み制御装置を備えたことを特徴とす
るプログラム並列実行装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688190A JPH03257634A (ja) | 1990-03-08 | 1990-03-08 | プログラム並列実行方法とその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688190A JPH03257634A (ja) | 1990-03-08 | 1990-03-08 | プログラム並列実行方法とその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257634A true JPH03257634A (ja) | 1991-11-18 |
Family
ID=13039760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5688190A Pending JPH03257634A (ja) | 1990-03-08 | 1990-03-08 | プログラム並列実行方法とその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644214B2 (en) | 2005-05-12 | 2010-01-05 | Sony Computer Entertainment Inc. | Information processing apparatus and task execution method |
-
1990
- 1990-03-08 JP JP5688190A patent/JPH03257634A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644214B2 (en) | 2005-05-12 | 2010-01-05 | Sony Computer Entertainment Inc. | Information processing apparatus and task execution method |
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