JPH03258012A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPH03258012A JPH03258012A JP5499590A JP5499590A JPH03258012A JP H03258012 A JPH03258012 A JP H03258012A JP 5499590 A JP5499590 A JP 5499590A JP 5499590 A JP5499590 A JP 5499590A JP H03258012 A JPH03258012 A JP H03258012A
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- JP
- Japan
- Prior art keywords
- barrel shifter
- output
- signal
- decoder
- adder
- Prior art date
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- Granted
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理装置に関し、特にＬＭＳア
ルゴリズム処理の周率化。高精度化を実現可能にした演
算装置に関するものである。
ルゴリズム処理の周率化。高精度化を実現可能にした演
算装置に関するものである。
従来、この種のディジタル信号処理装置は、線形システ
ムｂｎ＝ＥＣ１＆ｎ−１の同定を行うために、乗算器、
バレルシフタ、加算器、レジスタを用いてＬＭＳアルゴ
リズム ｎ＠ｗ ｏｌｄ ｃｌ Ｋ：ｃｉ−２α・ｅｎ”ｎ−１”””聞曲’ （
ｔ）の演算を行なっている。即ち、線形システムの係数
Ｊを出力に現われる誤差・ユと入カ＆ユとの積をバレル
シフタによシ、２α＝２ 倍（ｋビット右シフト）シ
た値によシ修正する。
ムｂｎ＝ＥＣ１＆ｎ−１の同定を行うために、乗算器、
バレルシフタ、加算器、レジスタを用いてＬＭＳアルゴ
リズム ｎ＠ｗ ｏｌｄ ｃｌ Ｋ：ｃｉ−２α・ｅｎ”ｎ−１”””聞曲’ （
ｔ）の演算を行なっている。即ち、線形システムの係数
Ｊを出力に現われる誤差・ユと入カ＆ユとの積をバレル
シフタによシ、２α＝２ 倍（ｋビット右シフト）シ
た値によシ修正する。
ここで、ｂａは時刻ｎの線形システムの出刃、’ｎ−１
はｌ単位時間前の入力、ｃｌは係数である。
はｌ単位時間前の入力、ｃｌは係数である。
上述した従来のディジタル信号処理装置では、誤差・１
が小さくなると２α・ｎ’ｎ−１＝ｏとなシ、係数の修
正が行なわれなくなる・。の範囲が存在する。これは線
形システム同定の特性を制限する。
が小さくなると２α・ｎ’ｎ−１＝ｏとなシ、係数の修
正が行なわれなくなる・。の範囲が存在する。これは線
形システム同定の特性を制限する。
これに対し従来、２α・ｎ’ｎ０Ｌ８Ｂにそれ自身の符
号ビットを反転した値ｄｎを加算し、２α・ユａｆｌ−
口＋ｄ１１１のｅｌへ一五に対する特性を第２図のよう
にすることによシ、修正量が０となる範囲をなくして常
に係数が修正されるようにする方法がとられる。これを
汎用の加算器、バレルシフタ、しジスタを用いて行う場
合、符号ビットを反転した値を加算するかしないかを制
御する必要があり、制御が複雑になる問題点がある。
号ビットを反転した値ｄｎを加算し、２α・ユａｆｌ−
口＋ｄ１１１のｅｌへ一五に対する特性を第２図のよう
にすることによシ、修正量が０となる範囲をなくして常
に係数が修正されるようにする方法がとられる。これを
汎用の加算器、バレルシフタ、しジスタを用いて行う場
合、符号ビットを反転した値を加算するかしないかを制
御する必要があり、制御が複雑になる問題点がある。
このような問題点を解決するために、本発明のディジタ
ル信号処理装置は、バレルシフタと、該バレルシフタの
出力と被加算入力信号とを加算する加算器と、前記バレ
ルシフタを制御する信号をデコードするデコーダと、該
デコーダの出力と前記バレルシフタ出力の符号ビットを
反転した信号との論理積を前記加算器のキャリー入力端
子に入力する手段とを具備するものである。
ル信号処理装置は、バレルシフタと、該バレルシフタの
出力と被加算入力信号とを加算する加算器と、前記バレ
ルシフタを制御する信号をデコードするデコーダと、該
デコーダの出力と前記バレルシフタ出力の符号ビットを
反転した信号との論理積を前記加算器のキャリー入力端
子に入力する手段とを具備するものである。
したがって、本発明によれば、バレルシフタを制御する
信号によシ反転したバレルシフタ出力の符号ビットのＬ
ＳＢへの加算を制御することができる。
信号によシ反転したバレルシフタ出力の符号ビットのＬ
ＳＢへの加算を制御することができる。
次に、本発明について図面を参照して説明する。
第１図は本発明によるディジタル信号処理装置の一実施
例を示すブロック図である。図において、１はバレルシ
フタ、２はこのバレルシフタ１の出力と被加算入力信号
７とを加算する加算器、３はバレルシフタ１の出力信号
の符号ビット、４はこの符号ビット３を反転する反転回
路で６る。５はバレルシフタ１を制御するバレルシフタ
制御信号８をデコードするデコーダ、６は反転回路４の
出力とデコーダ５の出力との論理積をとる論理積回路で
ろｂｌその論理積出力が加算器２のキャリー入力端子に
入力とれている。咬た、９はバレルシフタ１に入力する
被シフト入力信号、１０は加算器２の加算出力信号であ
る。
例を示すブロック図である。図において、１はバレルシ
フタ、２はこのバレルシフタ１の出力と被加算入力信号
７とを加算する加算器、３はバレルシフタ１の出力信号
の符号ビット、４はこの符号ビット３を反転する反転回
路で６る。５はバレルシフタ１を制御するバレルシフタ
制御信号８をデコードするデコーダ、６は反転回路４の
出力とデコーダ５の出力との論理積をとる論理積回路で
ろｂｌその論理積出力が加算器２のキャリー入力端子に
入力とれている。咬た、９はバレルシフタ１に入力する
被シフト入力信号、１０は加算器２の加算出力信号であ
る。
ここで、デコーダ５は、バレルシフタ制御信号８がＬＭ
Ｓアルゴリズム処理のシフト量を指示している時に、論
理積回路６に接続された出力信号が「１」になるように
構成する。
Ｓアルゴリズム処理のシフト量を指示している時に、論
理積回路６に接続された出力信号が「１」になるように
構成する。
このように構成されたディジタル信号処理装置によると
、被加算入力信号７に線形システムの係数ＣＩを入力し
、被シフト入力信号９に誤差と入力の積ｅｎ・ａユ司を
入力して、バレルシフタ制御信号８にＬＭ８アルゴリズ
ム処理のシフト量を指示した時、１ＩＮ２図の特性が実
現され、係ｆｉｌ ｅ １は常に修正笛れることになる
。また、バレルシフタ制御信号８にＬＭＢアルゴリズム
処理のシフト量を指示しない時第１図の回路は通常のシ
フトと加算の演算を行なう。ただし、第２図は、右にビ
ットシフトを指示されたバレルシフタ出力のＬＳＢにそ
れ自身の符号ビットを反転した値を加算する回路の入出
力特性を示したものである。
、被加算入力信号７に線形システムの係数ＣＩを入力し
、被シフト入力信号９に誤差と入力の積ｅｎ・ａユ司を
入力して、バレルシフタ制御信号８にＬＭ８アルゴリズ
ム処理のシフト量を指示した時、１ＩＮ２図の特性が実
現され、係ｆｉｌ ｅ １は常に修正笛れることになる
。また、バレルシフタ制御信号８にＬＭＢアルゴリズム
処理のシフト量を指示しない時第１図の回路は通常のシ
フトと加算の演算を行なう。ただし、第２図は、右にビ
ットシフトを指示されたバレルシフタ出力のＬＳＢにそ
れ自身の符号ビットを反転した値を加算する回路の入出
力特性を示したものである。
以上説明したように本発明は、バレルシフタ制御信号に
よυ反転したバレルシフタ出力の符号ビットのＬＳＢへ
の加算を制御することにより１ディジタル信号処理装置
のＬＭＳアルゴリズム処理の特性改善を、制御を追加せ
ずに実現できる効果がある。
よυ反転したバレルシフタ出力の符号ビットのＬＳＢへ
の加算を制御することにより１ディジタル信号処理装置
のＬＭＳアルゴリズム処理の特性改善を、制御を追加せ
ずに実現できる効果がある。
第１図は本発明のディジタル信号処理装置の一実施例を
示す図、第２図は上記実施例によう得られる入出力特性
の一例を示す図である。 ３ ・ ４ ・ ８ ・ ン７ ・・・・バレルシフタ、２・・・・加算器、・・・ハＬ
／ルシフタ出力信号の符号ビット、・・・反転回路、５
・・・・デコーダ、６・・論理積回路、７・・・・被加
算入力信号、・・・バレルシフタ制御信号、９・・・・
被ト入力信号、１０・・・・加算出力信号。
示す図、第２図は上記実施例によう得られる入出力特性
の一例を示す図である。 ３ ・ ４ ・ ８ ・ ン７ ・・・・バレルシフタ、２・・・・加算器、・・・ハＬ
／ルシフタ出力信号の符号ビット、・・・反転回路、５
・・・・デコーダ、６・・論理積回路、７・・・・被加
算入力信号、・・・バレルシフタ制御信号、９・・・・
被ト入力信号、１０・・・・加算出力信号。
Claims (1)
- バレルシフタと、該バレルシフタの出力と被加算入力信
号とを加算する加算器と、前記バレルシフタを制御する
信号をデコードするデコーダと、該デコーダの出力と前
記バレルシフタ出力の符号ビットを反転した信号との論
理積を前記加算器のキャリー入力端子に入力する手段と
を具備することを特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054995A JP2546014B2 (ja) | 1990-03-08 | 1990-03-08 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054995A JP2546014B2 (ja) | 1990-03-08 | 1990-03-08 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03258012A true JPH03258012A (ja) | 1991-11-18 |
| JP2546014B2 JP2546014B2 (ja) | 1996-10-23 |
Family
ID=12986238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054995A Expired - Lifetime JP2546014B2 (ja) | 1990-03-08 | 1990-03-08 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546014B2 (ja) |
-
1990
- 1990-03-08 JP JP2054995A patent/JP2546014B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546014B2 (ja) | 1996-10-23 |
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