JPH0251732A - 浮動小数点演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕。

浮動小数点演算器、特に、浮動小数点表記法の数値につ
いて除算処理を行う技術に関し、収束法に基づき除数の
逆数を求める際に行う反復計算を高速化し、ひいては浮
動小数点除算の高速処理を実現することを目的とし、 浮動小数点表記法による２進の２つのデータに対して該
データの仮数部の乗算を行い、正規化処理を施して出力
する乗算回路と、該乗算回路から出力されたデータの各
ビットを反転させるビット反転回路と、該ビット反転回
路の出力と該乗算回路の出力のいずれか一方を制御信号
に応答して選択する回路と、該選択回路において前記乗
算回路の出力が選択された時は所定の丸めモード信号に
応答して該出力の丸め処理を行い、該選択回路において
前記ビット反転回路の出力が選択された時は前記制御信
号に応答して該出力の最下位ビットに１を加算し、それ
ぞれ得られた値に対し正規化処理を施して出力する加算
回路とを具備し、収束法に基づきＡ／Ｂの浮動小数点除
算を行う際に必要な２−ＢＸｉ、ただし、Ｑ＜ＢＸ（≦
１　（ｉ＝０、ｌ、・・・・・・）、Ｘｏは除数の逆数
の初期値、Ｘ、は除数の逆数のｉ番目の近似値、の計算
を前記乗算回路、ビット反転回路および加算回路によっ
て行い、次いで該除数の逆数の近似値を指示するＸｉ、
、　＝Ｘｉ　（２−ＢＸｉ　）　（７）計算ヲ該乗３１
１回路によって行い、それぞれの計算を所定回数だけ繰
り返し実行して得られるＸ、。１のデータを被除数のデ
ータＡと共に該乗算回路に印加することで前記Ａ／Ｂの
除算を行うように構成する。

〔産業上の利用分野〕

本発明は、浮動小数点演算器に関し、特に、浮動小数点
表記法の数値について除算処理を行う技術に関する。

浮動小数点演算は、整数演算と比べ、ダイナミック・レ
ンジが広くかつ精度も高い。そのため、最近では各種の
高度な演算要求に沿うようなものが求められる傾向にあ
り、中でも、除算に関する高速処理が重要になってきて
いる。

［従来の技術〕 従来の除算の方式は、浮動小数点に限らず、大別して２
つの方法、すなわち■減算とシフト演算を用いる方法、
■ニュートン・ラプソン法等の収束法を用いる方法、に
分けられる。■の方法は、シフト操作を行った除数を被
除数から繰り返して滅じていく方法であり、その−例と
して、引き離し法が知られている。また、この引き離し
法を改良した方法としてＳＲＴ法が知られているが、こ
れは、より高速に商を得ることができるという利点を有
している。一方、“■の方法は、除数の逆数を収束法に
基づく計算によって求め、それに被除数を乗じることに
よって商を得るものである。この場合、収束までに要す
る繰り返し演算回数は、逆数の初期値が真の値に近いほ
ど少なくなる。

現在発表されている浮動小数点演算器では、ニュートン
・ラブラン法を用いて除算を行っているものが多い。こ
れは以下の理由による。高基数のＳＲＴ法でも１回の繰
り返しで求まる商は高々３〜４ビツトであり、最終的な
商を得るには、ＩＥＥＥ規格の単精度で８回程度の繰り
返し計算を必要とする。これに対しニュートン・ラプソ
ン法では、逆数の初期値をある精度内で与えれば、３〜
４回程度の収束計算で商が求まる。従って、ニュートン
・ラプソン法を用いた除算によれば、他の方法に比して
高速に商が得られるという利点がある。

以下、ニュートン・ラブラン法を用いた除算について説
明する。

除算を実行するにはまず逆数関数を求める。例えば、Ｃ
＝Ａ／Ｂという除算は、Ｃ＝Ａ　（１／Ｂ）という逆数
の形で表現できるヶニュートン・ラプソン法を使って逆
数関数（１／Ｂ）の反復表現を得ることができる。これ
は、 Ｘ　８．、　　　＝Ｘ　五　　（２−ＢＸｉ　　）　　
、ただし、ｉ＝０、■、２、・・・・・・、と表される
。ここで、Ｘ、はｉ＝０に対する最初の除数の逆数（初
期値）、Ｘ、は（１／Ｂ）のｉ番目の近似値を表し、初
期値Ｘ０が不等式％式％ の条件を満たす時、演算は終了する。初期値を得る代表
的な方法は、除数の上位１０ビット程度をルック・アッ
プ・テーブル等のメモリ（ＲＯＭ）のポインタとして使
用するというものである。

ＲＯＭからは、除数のビットが指示するアドレスの内容
が初期値として出力される。この場合、出カビット数（
初期値Ｘ０のビット数）は入力ビツト数（除数の上位１
０ビット程度）とほぼ同じである場合が普通である。浮
動小数点の除算の場合、指数部と仮数部の逆数は別々の
ルック・アップ・テーブル（ＲＯＭ）から求められる。

次に、第３図を参照しながら従来形の除算について説明
する。第３図は従来形の一例としての浮動小数点演算器
の構成を示すもので、図示の例では、正規化数のみを扱
う浮動小数点乗算器の構成が示されている。

まず、浮動小数点表記法による２進の２つのデータＡ、
Ｂを、 Ａ＝（−１）”２°−”　（１，Ｆａ）、Ｂ　＝　（−
１）　ｓｂ２　”−”　（ｘ、Ｆｂ）、とし、該データ
について乗算を行う場合の処理について説明する。

（仮数部の演Ｘ） 入力データＡ、Ｂのそれぞれの仮数部（１，Ｆａ）、（
１，Ｆｂ）は、固定小数点乗算回路１０を通して、（１
，Ｆａ）　Ｘ　（１，Ｆｂ）の演算が実行される。この
結果は、１、　＋ｎｒｘｘ・・・・・・、あるいはｌｘ
、□□・・・・・・となる。

１、ＸＸ□・・・・・・の場合は既に正規化されている
が、ＬＸ、　ＸＸＸＸ・・・・・・の場合には正規化処
理が必要である。

これは、データ（ｌｘ、□。・・・・・・）をシフタ１
３によって１ビツト右方向にシフトすると共に、オーバ
ーフロー指示信号Ｆ、に応答してインクリメンタ２２が
指数部を＋１増加することにより、実現される。

次いで、正規化された数値に対し、出力データ形式に合
わせるための「丸め」処理が行われる。具体的には、丸
め処理制御回路１４において、出力データ形式における
最下位ピッ）　（ＬＳＢ）以下の桁が切り捨てられると
共に、予め設定された丸めモード信号ＲＭとＬＳＢ以下
の桁の値とに応じてＬＳＢに１を加算するか否かが決定
される。このＬＳＢに１を加算する演算はインクリメン
タ１５によって実行される。この時、データが全部ｒ１
゜であれば、オーバーフローが発生する。この場合は、
シフタ１６がオーバーフロー指示信号Ｆ２に応答してデ
ータ（ＬＳＢ　＋１）を１ビツト右方向にシフトする。

これによって、最終的な出力は正規化数となる。

（指数部の演算） １段目の加算器２０では（Ｅａ＋Ｅｂ）の演算が実行さ
れ、２段目の加算器２１ではその結果に負数のバイアス
（−ＢＳ）が加算される。つまり、この２つの加算器に
よって（Ｅａ　＋　Ｅｂ　−ＢＳ）の演算が実行される
。次に、３段目のインクリメンタ２２では、正規化処理
によるオーバーフローの補正が必要な時＋１のインクリ
メント演算が行われる。さらに４段目のインクリメンタ
２３では、丸め処理によるオーバーフローの補正のため
に＋１のインクリメント演算が前もって行われ、オーバ
ーフロー信号Ｆ２に基づきマルチプレクサ２４において
いずれか一方の信号が選択される。

（符号部の演算） 入力データＡ、Ｂのそれぞれの符号部Ｓａ、　Ｓｂに対
して排他的論理和ゲート３０が行う排他的論理和によっ
て実行される。

〔発明が解決しようとする課題〕

上述した従来形の浮動小数点乗算器を用いて除算処理を
行う場合、収束法に基づく除算に必要な２−ＢＸ、の２
進計算を１ステツプで実行することはできない。つまり
第３図の構成によれば、収束法に基づき除数の逆数を求
める際に行う反復計算、すなわちＸｌ。、＝Ｘｉ　（２
−ＢＸｉ　）の計算を行うためには、乗算ｉＢＸ、と、
？：ｆｊｉ算；２−ＢＸ、と、乗算；　Ｘｒ　（２８Ｘ
；　）　（７）３つ（７）算術演算を必要とし、そのた
め、全体の演算処理時間が長（なって、高速化要求に沿
い難いという不都合が生じる。

また、（２−ＢＸ、）の減算については２．第３図の回
路構成のみではその演算を行うことはできず、これを行
うためには、第３図の構成に加減算回路を新たに追加す
る必要がある。仮に、そのような回路を追加して上述の
Ｘｉ、、　＝Ｘｉ　（２−ＢＸ、）の計算を行うにして
も、依然として、３つの算術演算を繰り返し実行しなけ
ればならず、浮動小数点除算の高速処理という観点から
、改善の余地が残されている。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、収束法に基づき除数の逆数を求める際に行う
反復計算を高速化し、ひいては浮動小数点除算の高速処
理を実現することができる浮動小数点演算器を提供する
ことを目的としている。

〔課題を解決するための手段］ 上述した従来技術における課題を解決するために、本発
明の浮動小数演算器は、第１図の原理ブロック図に示さ
れるように、浮動小数点表記法による２進の２つのデー
タに対して該データの仮数部の乗算を行い、正規化処理
を施して出力する乗算回路ｌと、該乗算回路から出力さ
れたデータの各ビットを反転させるビット反転回路２と
、該ビット反転回路の出力と該乗算回路の出力のいずれ
か一方を制御信号Ｓに応答して選択する回路３と、該選
択回路において前記乗算回路の出力が選択された時は所
定の丸めモード信号Ｒに応答して該出力の丸め処理を行
い、該選択回路において前記ビット反転回路の出力が選
択された時は前記制御信号に応答して該出力の最下位ビ
ットに１を加算し、それぞれ得られた値に対し正規化処
理を施して出力する加算回路４とを具備し、 収束法に基づきＡ／Ｂの浮動小数点除算を行う際に必要
な２−ＢＸｉ、 ただし、０＜ＢＸｉ≦１（ｉ＝ｏ、１、・・・・・・）
、Ｘｏは除数の逆数の初期値、 Ｘ、は除数の逆数のｉ番目の近似値、 の計算を前記乗算回路、ビット反転回路および加算回路
によって行い、次いで該除数の逆数の近似値を指示する
Ｘ、。＋　＝Ｘｉ　（２ＢＸ＝　）の計算を該乗算回路
によって行い、それぞれの計算を所定回数だけ繰り返し
実行して得られるＸ　ｉ　＊　ｌのデータを被除数のデ
ータＡと共に該乗算回路に印加することで前記Ａ／Ｂの
除算を行うようにしたことを特徴とする。

［作　用〕 上述した構成によれば、２−ＢＸｉ　　（ただし、０＜
ＢＸｉ≦１）の２進計算を改良された浮動小数点乗算器
を用いて１ステツプで実行するようにしている。

従って、収束法に基づき除数の逆数を求める際に行うＸ
、、、＝Ｘｉ　（２−ＢＸ、）（７）反復計算は、−回
の反復計算につき、２−ＢＸｉの演算およびＸｉ　（２
−ＢＸ、）の演算の２つの算術演算で済み、従来形に比
してｌステップ分の演算を省略できる。これは、収束法
に基づき商を求めるために通常３〜４回程度の反復計算
を必要とすることを考慮すると、全体の演算処理時間を
大幅に短縮することに寄与する。従って、浮動小数点除
算を高速に処理することが可能となる。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

（実施例〕 第２図には本発明の一実施例としての浮動小数点演算器
の主要部の構成が示される。同図の例示は、正規化数の
みを扱う改良された浮動小数点乗算器の構成を示してい
る。

本実施例の構成上の特徴は、仮数部演算回路においてシ
フタ１３とインクリメンタ１５の間に、該シフトレジス
タから出力されたデータの各ビットを反転させるビット
反転回路４１と、該ビット反転回路の出力と該シフトレ
ジスタの出力のいずれか一方を除算制御信号ＤＩＶに応
答して選択するマルチプレクサ４２を設けたことである
。除算処理を行う場合には、除算制御信号ＤＩＶを゛Ｈ
ルベルにしてビット反転回路４１の出力を選択するよう
にし、−方、通常の乗算処理を行う場合には、除算制御
信号ｏｘｖを＃Ｌルベルにしてシフトレジスタ１６の出
力を選択するようにしている。

今仮に、浮動小数点表記法による２進の２つの入力デー
タＤ１、Ｄ２を、 Ｄ＋＝　（１）　”２”−８３（１，Ｆａ）、Ｄｔ＝　
（１）　”２Ｅト”　（１，Ｆｂ）、と表す。

まず仮数部演算回路において、１０は２つの人力データ
Ｄ１、Ｄｔに対し該データのそれぞれの仮数部（１，Ｆ
ａ）、（１，Ｆｂ）を固定小数点として乗算処理する固
定小数点乗算回路を示し、該回路は、部分積生成および
加算回路１１および加算回路１２から構成されている。

１３はシフタであって、加算回路１２から出力されたデ
ータに対して１ビツト右方向（最下位ビット側）にシフ
トしたデータを内部で生成し、この生成されたデータと
加算回路工２から出力されたデータのいずれか一方を、
該回路１２により生成されるオーバーフロー指示信号Ｆ
１の存無に応答して選択する機能を有している。本実施
例では、オーバーフロー指示信号Ｆ、が出力された時に
、シフト処理されたデータが選択出力されるようになっ
ている。

１４は丸め処理制御回路であって、通常の乗算処理を行
う場合に機能する回路である。この丸め処理制御回路１
４は、符号のデータＳＮ　（後述）と予め設定された丸
めモード信号ＲＭに応じて、シフタ１３の出力データに
対し出力データ形式におけるＬＳＢ以下の桁を切り捨て
ると共に（丸め処理）、該ＬＳＢに１を加算するか否か
を決定してその旨を指示する制御信号ＲＣを出力する機
能を有している。

１５はインクリメンタであって、■通常の乗算処理を行
っている場合には、丸め処理制御回路Ｉ４からの制御信
号ＲＣに応答してマルチプレクサ４２の出力データ（シ
フタ１３の出力データ）のＬＳＢにＪを加算し、■除算
処理を行っている場合には、除算制御信号ＤＩνに応答
してマルチプレクサ４２の出力データ（ビット反転回路
４１の出力データ）のＬＳＢに１を加算する機能を有し
ている。この場合、インクリメンタ１５は、加算された
結果のデータが正規化されていない時は、レジスタ１５
と同様にオーバーフロー指示信号Ｆ２を出力する。

１６はシフタであって、シフタ１３と同様、インクリメ
ンタ１５から出力されたデータに対し、オーバーフロー
指示信号Ｆ２が出力された時は該データを１ビツト右方
向（最下位ビット側）にシフトして出力し、該信号Ｆ２
が出力されていない時はシフト処理を行わないでそのま
ま出力する機能を有している。この場合、出力されたデ
ータは、出力データＤ、の仮数部を構成する。

次に指数部演算回路を参照すると、２０は人力データＤ
１、Ｄ２のそれぞれの指数部のデータＥａ、　Ｅｂを加
算する加算器、２１は加算器２０の出力データ、すなわ
ち仮の指数（Ｅａ　十Ｅｂ）　、に所定の負数のバイア
ス−ＢＳを加算する加算器、２２は加算器２１の出力デ
ータ、すなわち真の指数（Ｅａ　＋Ｅｂ−ＢＳ）　、に
オーバーフロー指示信号Ｆ１の“１′のデータを加算す
るインクリメンタ、２３は丸め処理によるオーバーフロ
ー補正のための“１”のデータをインクリメンタ２２の
出力データに加算するインクリメンタ、２４はインクリ
メンタ２２および２３の出力のいずれか一方をオーバー
フロー指示信号Ｐ！に応答して選択するマルチプレクサ
、をそれぞれ示す。この場合、マルチプレクサ２４は、
オーバーフロー指示信号Ｆ２が出力された時はインクリ
メンタ２３の出力を選択し、オーバーフロー指示信号Ｆ
２が出力されていない時はインクリメンタ２２の出力を
選択する。この選択されたデータは、出力データＤ３の
指数部を構成する。

符号部演算回路は排他的論理和ゲート３０によって構成
され、該ゲートは、入力データＤ５、Ｄ２のそれぞれの
符号部のデータＳａ、　Ｓｂに応答して符号のデータＳ
Ｎを出力する。この符号のデータＳＮは、人力データＤ
３、Ｄ２が共に同符号の時は“０”となって「正」を指
示し、逆に異符号の時は“ｌ”となって「負」を指示す
る。この符号のデータは、前述の丸め処理制御回路１４
に供給されると共に、出力データＤ、の符号部を構成す
る。

次に、第２図の浮動小数点演算器による除算処理につい
て説明する。なお、指数部および符号部の演算について
は従来形（第３図参照）と同様であるので、ここでは仮
数部の演算についてのみ説明する。

Ｉ　ＥＥＥ規格の浮動小数点データ・フォーマットのう
ち、正規化数の除算（Ｃ＝Ａ／Ｂ）を考える。すなわち
、 Ｃ＝Ａ／Ｂ＝Ａ　　（１／Ｂ）　、 ただし、Ａ、Ｂ、Ｃはすべて正規化数、とすると、逆数
関数１／Ｂの（ｉ＋１）番目の近似値Ｘ　、＊　Ｉは、 Ｘｉ、、＝Ｘｉ　（２−ＢＸ、）、 ただし、Ｏ＜Ｘ、＜２／Ｂ　　（Ｂｏｏ）、０＞Ｘｏ　
＞２／Ｂ　　（Ｂ＜Ｏ）、 と表される。

ここで、初期値Ｘ０をルック・アップ・テーブル等のメ
モリ（図示せず）により、 ０〈Ｘ０≦１／Ｂ の範囲に設定すると、 Ｑ＜ＢＸｏ≦１１ 、．■≦２−ＢＸ、＜２、 となり、２−ＢＸ、も正規化数になる。従って、−１に
２−ＢＸ、も正規化数になる。

次に、２−ＢＸｉ　　（０＜ＢＸｉ≦１）の計算を考え
る。０＜ＢＸｉ≦１より、ＢＸ、のビット反転を■７と
すると、 ２−ＢＸｉ−ＩＪ双、　　＋ＬＳＢ（１）、ただし、Ｌ
ＳＢ（１）はＬＳＢ＋１を意味する、と変換できる。

具体的には、まず、指数部演算回路および符号部演算回
路をディセーブルにした状態で、除数Ｂのデータと該除
数の逆数の初期値Ｘ０のデータを入力データＤ０、Ｄｔ
　　として乗算回路ＩＯに印加し、かつ、除算制御信号
Ｄｒνを“Ｈ″レベルする。乗算回路ｌＯの出力ＢＸ、
はシフタ１３を介してピッ１、反転回路４Ｉに入力され
、そこで各ビットが反転され（ＴｆＹ；　）　、さらに
マルチプレクサ４２で選択されてインクリメンタ１５に
入力される。インクリメンタ１５は、゛Ｈ″レベルの除
算制御信号ＤＩＶに応答して入力データ（丁肩）のＬＳ
Ｂに１を加算する。この加算されたデータ（−ＢＸｌ＋
ＬＳＢ（１））、すなわち２−ＢＸｉ、はシフタ１６を
通して正規化されデータＤ、として出力される（ステッ
プｌ）９次いで、出力されたデータ（２−ＢＸ、）を初
期値ｘ０のデータと共に入力データＤ１、Ｄ２として乗
算回路１０に印加し、かつ、除算制御信号１）ＩＶを“
Ｌ″レベルする。乗算回路１０の出力Ｘ、（２−ＢＸｏ
）はシフタ１３を介し、さらにマルチプレクサ４２で選
択されてインクリメンタ１５に入力される。

この場合、インクリメンタ１５は、丸め処理制御回路１
４からの制御信号ＲＣに基づいて丸め処理を実行する。

同様に、インクリメンタ１５の出力データはシック１６
を通して正規化され、データＤ３として出力される（ス
テップ２）。

以降、上述のステップ１およびステップ２を３〜４回繰
り返し実行し、その結果得られたデータＸｉ＋ｌ、すな
わち１／Ｂの（ｉ＋１）番目の近似値データ、を被除数
のデータＡと共に人力データＤ１．０□として乗算回路
ｌＯに印加する。この時、除算制御信号ＤＩＶを“Ｌ″
レベルし、かつ、指数部演算回路および符号部演算回路
をイネーブル状態にする。これによって、Ａ／Ｂの浮動
小数点除算に基づく結果がデータＤ、として出力される
。

このように、ニュートン・ラプソン法を用いた除算に必
要な２−ＢＸ、（０＜ＢＸｉ≦１）の計算を、ＢＸ、の
ビットの反転１双１のＬＳＢに１を加算することにより
ｌステップで実行できる。

従って、除数の逆数（１／Ｂ）を求める際に行うＸ、、
、＝Ｘ、（２−ＢＸｉ　”）の反復計算は、−回の反復
計算について、２−ＢＸ、の演算と、Ｘ。

（２−ＢＸ、）の演算の２つのステップで済む。

つまり、従来形（３つのステップ）に比してｌステップ
分の演算を省略できる。しかも、反復計算は３〜４回繰
り返し実行されるので、浮動小数点除算に要する全体の
演算処理時間は従来形に比して大幅に短縮される。

〔発明の効果〕

以上説明したように本発明によれば、浮動小数点乗算器
の簡単な改良のみで、収束法に基づく除数に必要な２−
ＢＸ、（０＜ＢＸｉ≦１）の計算を比較的短時間で行う
ことができるので、従来形に比して簡単な方法でありな
がら、浮動小数点除算の高速処理を実現することができ
る。

【図面の簡単な説明】

第１図は本発明による浮動小数点演算器の原理ブロック
図、 第２図は本発明の一実施例としての浮動小数点演算器の
主要部の構成を示すブロック図、第３図は従来形の一例
としての浮動小数点演算器の構成を示すブロック図、 である。 （符号の説明） ■・・・乗算回路、　　　　２・・・ビット反転回路、
３・・・選択回路、　　　　４・・・加算回路、Ａ・・
・被除数、　　　　　Ｂ・・・除数、Ｓ・・・制御信号
、　　　　　Ｒ・・・丸めモード信号、Ｘｏ・・・除数
の逆数の初期値、 Ｘ、・・・除数の逆数のｉ番目の近似値。 第 図

Claims (1)

1. 【特許請求の範囲】 浮動小数点表記法による２進の２つのデータに対して該
   データの仮数部の乗算を行い、正規化処理を施して出力
   する乗算回路（１）と、 該乗算回路から出力されたデータの各ビットを反転させ
   るビット反転回路（２）と、 該ビット反転回路の出力と該乗算回路の出力のいずれか
   一方を制御信号（Ｓ）に応答して選択する回路（３）と
   、 該選択回路において前記乗算回路の出力が選択された時
   は所定の丸めモード信号（Ｒ）に応答して該出力の丸め
   処理を行い、該選択回路において前記ビット反転回路の
   出力が選択された時は前記制御信号に応答して該出力の
   最下位ビットに１を加算し、それぞれ得られた値に対し
   正規化処理を施して出力する加算回路（４）とを具備し
   、 収束法に基づきＡ／Ｂの浮動小数点除算を行う際に必要
   な２−ＢＸ＿ｉ、 ただし、０＜ＢＸ＿ｉ≦１（ｉ＝０、１、……）、Ｘ＿
   ｏは除数の逆数の初期値、 Ｘ＿ｉは除数の逆数のｉ番目の近似値、 の計算を前記乗算回路、ビット反転回路および加算回路
   によって行い、次いで該除数の逆数の近似値を指示する
   Ｘ＿ｉ＿＋＿１＝Ｘ＿ｉ（２−ＢＸ＿ｉ）の計算を該乗
   算回路によって行い、それぞれの計算を所定回数だけ繰
   り返し実行して得られるＸ＿ｉ＿＋＿１のデータを被除
   数のデータＡと共に該乗算回路に印加することで前記Ａ
   ／Ｂの除算を行うようにしたことを特徴とする浮動小数
   点演算器。