JPH0325809B2 - - Google Patents
Info
- Publication number
- JPH0325809B2 JPH0325809B2 JP56203719A JP20371981A JPH0325809B2 JP H0325809 B2 JPH0325809 B2 JP H0325809B2 JP 56203719 A JP56203719 A JP 56203719A JP 20371981 A JP20371981 A JP 20371981A JP H0325809 B2 JPH0325809 B2 JP H0325809B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- constant
- register
- increment
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
本発明は浮動小数点表示された定数の四則演算
機能を備えたデイジタル微分解析機（Digital
Differential Analyzer……以下DDAと呼ぶこと
にする。）の演算方式に関する。
機能を備えたデイジタル微分解析機（Digital
Differential Analyzer……以下DDAと呼ぶこと
にする。）の演算方式に関する。
DDAは、演算間でやりとりする変数値を微小
増分に変換して取扱うことによりハードウアエア
の構成を簡素化、微粉方程式を高速かつ高精度に
解いたり、複雑な曲線や曲面を発生させるために
特別に工夫された演算装置である。
増分に変換して取扱うことによりハードウアエア
の構成を簡素化、微粉方程式を高速かつ高精度に
解いたり、複雑な曲線や曲面を発生させるために
特別に工夫された演算装置である。
これまでに用実化されているDDAは、情報処
理学会編電子計算機ハンドブツク第８編p8−37
に詳述されている固定小数点演算方式を用いてい
る。しかし、固定小数点演算方式によると積分器
などの演算器を処理されるすべての変数に対しス
ケール換算を行なう必要がある。
理学会編電子計算機ハンドブツク第８編p8−37
に詳述されている固定小数点演算方式を用いてい
る。しかし、固定小数点演算方式によると積分器
などの演算器を処理されるすべての変数に対しス
ケール換算を行なう必要がある。
このスケール換算はアナログ計算機の場合と同
様に人手による極めて煩雑な作業であるばかりで
なく、変数の最大値を予測してスケール換算係数
に使用するためその予測値が正確でない場合には
演算結果に重大な誤差を含むことになつてしま
う。
様に人手による極めて煩雑な作業であるばかりで
なく、変数の最大値を予測してスケール換算係数
に使用するためその予測値が正確でない場合には
演算結果に重大な誤差を含むことになつてしま
う。
さらに、固定小数点演算方式によると変数のダ
イナミツクレンジが狭くなるために通常の科学技
術計算には適合しにくいという欠点があつた。
イナミツクレンジが狭くなるために通常の科学技
術計算には適合しにくいという欠点があつた。
そこで、これらの問題点を解消するために浮動
小数点演算方式のDDA（Floating Point Digital
Differential Analyzer……以下、FPDDAと称す
る。）に関する出願をおこなつた（特願昭55−
112739号、特願昭56−3790号参照）。この
FPDDAにはデータ処理機能および定数の四則演
算機能が備えられておらず、数値積分が主たる演
算機能であつた。
小数点演算方式のDDA（Floating Point Digital
Differential Analyzer……以下、FPDDAと称す
る。）に関する出願をおこなつた（特願昭55−
112739号、特願昭56−3790号参照）。この
FPDDAにはデータ処理機能および定数の四則演
算機能が備えられておらず、数値積分が主たる演
算機能であつた。
したがつて、実用に当つては第１図のように他
のコンピユータ１０１とFPDDA１０２を接続し
てFPDDAシステム１０３として使用する。第１
図において、コンピユータ１０１はFPDDAの初
期値の計算、FPDDAへの初期値の設定、
FPDDAの演算の開始並びに停止、FPDDAから
の演算結果の取込みおよび外部装置１０４との入
出力等の処理を共通バス線１０５を通して行な
う。これらの処理の中で初期値に対しては、浮動
小数点表示された定数同士の浮動小数点方式によ
る四則演算が必要とされ、したがつてコンピユー
タ１０１にはこのような演算機能が要求される。
のコンピユータ１０１とFPDDA１０２を接続し
てFPDDAシステム１０３として使用する。第１
図において、コンピユータ１０１はFPDDAの初
期値の計算、FPDDAへの初期値の設定、
FPDDAの演算の開始並びに停止、FPDDAから
の演算結果の取込みおよび外部装置１０４との入
出力等の処理を共通バス線１０５を通して行な
う。これらの処理の中で初期値に対しては、浮動
小数点表示された定数同士の浮動小数点方式によ
る四則演算が必要とされ、したがつてコンピユー
タ１０１にはこのような演算機能が要求される。
もし、FPDDAに上記の四則演算の機能があれ
ば、コンピユータ１０１として浮動小数点演算機
能のない安価なマイクロコンピユータを適用する
ことができるため、安価なFPDDAシステムを構
成することが可能となる。
ば、コンピユータ１０１として浮動小数点演算機
能のない安価なマイクロコンピユータを適用する
ことができるため、安価なFPDDAシステムを構
成することが可能となる。
本発明の目的は、安価でかつ高速演算の可能な
FPDDAシステムを実現するために、浮動小数点
表示された定数どうしの浮動小数点方式による演
算を可能とするためのFPDDAの演算方式を提供
することにある。
FPDDAシステムを実現するために、浮動小数点
表示された定数どうしの浮動小数点方式による演
算を可能とするためのFPDDAの演算方式を提供
することにある。
この目的を達成するため、本発明においては
FPDDAによる新規な２種類の演算器（加算器と
積分器）と公知の演算器とを組み合わせることに
より浮動小数点表示された定数どうしの四則演算
とくに乗除算をFPDDAでおこなわせることを可
能にした点に特徴がある。
FPDDAによる新規な２種類の演算器（加算器と
積分器）と公知の演算器とを組み合わせることに
より浮動小数点表示された定数どうしの四則演算
とくに乗除算をFPDDAでおこなわせることを可
能にした点に特徴がある。
まず、本発明を説明する前にすでに実施されて
いるFPDDAの演算方式を説明する。
いるFPDDAの演算方式を説明する。
従来のFPDDAは、前述の如く微分方程式を解
くことを主目的として開発されており、積分演算
が主体となつている。
くことを主目的として開発されており、積分演算
が主体となつている。
以下、この積分演算の動作を述べる。
FPDDAの演算で用いられる変数は第２図に示
すデータ・フオーマツトＡまたはＢのいずれかの
数値系をとる浮動小数点表示の数値である。
すデータ・フオーマツトＡまたはＢのいずれかの
数値系をとる浮動小数点表示の数値である。
データ・フオーマツトＡの変数は符号Ｓを表わ
す小数点以上１位（20）の１桁と小数点以下１位
（2-1）から（ｍ−１）位（2-m+1）までの（ｍ−
１）桁との合計ｍビツトからなる仮数部Ｍ
（Mantissa）と、小数点以下ｍ位（2-m）からm1
位（2-m1）までの（m1−ｍ＋１）桁からなる指
数部Ｅ（Exponent）とにより構成されている。
す小数点以上１位（20）の１桁と小数点以下１位
（2-1）から（ｍ−１）位（2-m+1）までの（ｍ−
１）桁との合計ｍビツトからなる仮数部Ｍ
（Mantissa）と、小数点以下ｍ位（2-m）からm1
位（2-m1）までの（m1−ｍ＋１）桁からなる指
数部Ｅ（Exponent）とにより構成されている。
一方、データ・フオーマツトＢの変数は符号Ｓ
を表わす小数点以上１位の１桁と小数点以下１位
から（ｎ−１）位までの（ｎ−１）桁との合計ｎ
ビツトからなる仮数部Ｍと、小数点以下ｎ位から
（m1−ｍ＋ｎ）位までの（m1−ｍ＋１）桁から
なる指数部Ｅとにより構成されている。データ・
フオーマツトＡに属する変数としては、被積分関
数Ｙ、積分値の残余Ｒおよび入力変数の総和
SDYなど増分形式によらない変数が該当する。
これに対しデータ・フオーマツトＢに属する変数
としては、入力変数の微小増分ΔY、積分独立変
数の微小増分ΔX、および出力変数の微小増分ΔZ
など増分形式による変数が該当する。以下、ΔX
を１次増分、ΔYを２次増分、およびΔZを３次増
分と呼ぶことにする。
を表わす小数点以上１位の１桁と小数点以下１位
から（ｎ−１）位までの（ｎ−１）桁との合計ｎ
ビツトからなる仮数部Ｍと、小数点以下ｎ位から
（m1−ｍ＋ｎ）位までの（m1−ｍ＋１）桁から
なる指数部Ｅとにより構成されている。データ・
フオーマツトＡに属する変数としては、被積分関
数Ｙ、積分値の残余Ｒおよび入力変数の総和
SDYなど増分形式によらない変数が該当する。
これに対しデータ・フオーマツトＢに属する変数
としては、入力変数の微小増分ΔY、積分独立変
数の微小増分ΔX、および出力変数の微小増分ΔZ
など増分形式による変数が該当する。以下、ΔX
を１次増分、ΔYを２次増分、およびΔZを３次増
分と呼ぶことにする。
FPDDAの各演算サイクル（以下、イタレーシ
ヨンと呼ぶ。）における積分演算は大別して次の
３個の演算フエーズにより実行される。
ヨンと呼ぶ。）における積分演算は大別して次の
３個の演算フエーズにより実行される。
(1) Ｐフエーズ；ピツクアツプ・フエーズ
ｉ番目のイタレーシヨンにおけるｊ番目の２
次増分ΔYi,jをｊ＝１〜ｌ（ｌは入力数）につい
て浮動小数点加算演算にて総計した増分SDYi
を求める。
次増分ΔYi,jをｊ＝１〜ｌ（ｌは入力数）につい
て浮動小数点加算演算にて総計した増分SDYi
を求める。
SDYi＝l
〓j=1
ΔYi,j＝SDYi,l-1＋ΔYi,l ……(1)
(2) Ｙフエーズ；アツプデート・フエーズ１イタ
レーシヨンだけ前の期間における積分器のＹレ
ジスタの内容（Yi-1とする。）と上記SDYiとの
浮動小数点加算を行ない、その加算結果をｉイ
タレーシヨン時のＹレジスタの内容とする。す
なわち、次の演算が実行される。
レーシヨンだけ前の期間における積分器のＹレ
ジスタの内容（Yi-1とする。）と上記SDYiとの
浮動小数点加算を行ない、その加算結果をｉイ
タレーシヨン時のＹレジスタの内容とする。す
なわち、次の演算が実行される。
Y1：＝Yi-1＋SDYi ……(2)
(3) Ｉフエーズ；インテグレーシヨン・フエーズ
上記YiとＲレジスタの内容（Ri-1）との加算を
おこない、その加算結果（Riとする。）から特
願昭55−112739号に記述された演算法に基づい
てオーバーフロー分を含めて上位ｎ桁（ｎは２
以上の整数）をΔZiとして出力し、上記加算結
果（Ri）からΔZiを引算して、Ｒレジスタにセ
ツトする。すなわち、次の演算が実行される。
上記YiとＲレジスタの内容（Ri-1）との加算を
おこない、その加算結果（Riとする。）から特
願昭55−112739号に記述された演算法に基づい
てオーバーフロー分を含めて上位ｎ桁（ｎは２
以上の整数）をΔZiとして出力し、上記加算結
果（Ri）からΔZiを引算して、Ｒレジスタにセ
ツトする。すなわち、次の演算が実行される。
Ri：＝Ri-1＋Yi・ΔXi−ΔZi ……(3)
ただし、ΔXiの値が零である場合は式(3)の演
算は実行されず、ΔZiの値として零が出力され
る。
算は実行されず、ΔZiの値として零が出力され
る。
ここでΔZiはｉイタレーシヨンにおける３次
増分を表わす。なお、ＹレジスタとＲレジスタ
の詳細な役割については第１２図ａ，ｂの説明
をおこなう際に述べる。
増分を表わす。なお、ＹレジスタとＲレジスタ
の詳細な役割については第１２図ａ，ｂの説明
をおこなう際に述べる。
つぎに、浮動小数点方式による四則演算に用い
られる本発明にもとづく新規な２種類の演算器で
あるFPDDAの加算器と積分器について説明す
る。
られる本発明にもとづく新規な２種類の演算器で
あるFPDDAの加算器と積分器について説明す
る。
(1) 加算器
この演算器は式(1)の演算によつてｌ個の２次
増分の総和を求め、これを第２図のデータ・フ
オーマツトＢで表わされるような、仮数部が符
号桁を含めてｎ桁の３次増分に丸めて出力する
演算をおこなうものである。
増分の総和を求め、これを第２図のデータ・フ
オーマツトＢで表わされるような、仮数部が符
号桁を含めてｎ桁の３次増分に丸めて出力する
演算をおこなうものである。
加算器の演算内容は、前述の積分演算と同様
に３個のフエーズ（Ｐ、ＹおよびＩフエーズ）
からなる。この内、ＰとＹフエーズは前述の積
分演算と全く同じ演算（式(1)と式(2)）を行な
う。
に３個のフエーズ（Ｐ、ＹおよびＩフエーズ）
からなる。この内、ＰとＹフエーズは前述の積
分演算と全く同じ演算（式(1)と式(2)）を行な
う。
加算器のＩフエーズでは、ｉイタレーシヨン
時の加算器の１次増分ΔXiが零でなければ、ｉ
イタレーシヨン時のＹフエーズによつて求めた
Yiから次に述べる演算法により上記３次増分
ΔZiを発生する。そして、YiからΔZiを減算し、
求められた残余を正規化してYiとし次のイタレ
ーシヨンのために用いる。
時の加算器の１次増分ΔXiが零でなければ、ｉ
イタレーシヨン時のＹフエーズによつて求めた
Yiから次に述べる演算法により上記３次増分
ΔZiを発生する。そして、YiからΔZiを減算し、
求められた残余を正規化してYiとし次のイタレ
ーシヨンのために用いる。
一方、１次増分ΔXiが零ならば３次増分ΔZi
を零にし、かつｉイタレーシヨン時のＹフエー
ズによつて求めたYiをそのまま保持し、次のイ
タレーシヨンでの演算に使用する。
を零にし、かつｉイタレーシヨン時のＹフエー
ズによつて求めたYiをそのまま保持し、次のイ
タレーシヨンでの演算に使用する。
ここで、ΔXiが零でない場合の３次増分ΔZi
の発生方法を第３図を用いて説明する。
の発生方法を第３図を用いて説明する。
本発明では、YiとΔZiを次式のように表わ
し、以下の(i)〜(iv)のステツプにてΔZiを発生す
る。
し、以下の(i)〜(iv)のステツプにてΔZiを発生す
る。
Yi＝YMi×2YEi＝S.y1y2……yn-1
×2YEi ……(4)
ΔZi＝ΔZMi×2〓ZEi＝S.z1z2……zo-1
×2〓ZEi ……(5)
上式においてＳは符号桁の値、．は小数点、
y1〜yn-1はYMiの小数点以下の１桁目〜（ｍ−
１）桁目における値、z1〜zo-1はΔZMiの小数点
以下の１桁目〜（ｎ−１）桁目における値を表
わす。y1〜yn-1およびz1〜zo-1は０または１に
より表わされる。さらにｎ＜ｍとする。
y1〜yn-1はYMiの小数点以下の１桁目〜（ｍ−
１）桁目における値、z1〜zo-1はΔZMiの小数点
以下の１桁目〜（ｎ−１）桁目における値を表
わす。y1〜yn-1およびz1〜zo-1は０または１に
より表わされる。さらにｎ＜ｍとする。
(i) YMiの符号を含めて上位ｎ桁までをΔZMiの
上位ｎ桁における値とし、かつYEiの値を
ΔZEiとして出力する。
上位ｎ桁における値とし、かつYEiの値を
ΔZEiとして出力する。
(ii) YMiの上位ｎ桁の各桁の値を零とする。
(iii) (ii)のステツプで求まつたYMiの値が零か否
か調べる。零ならばYMiの値をそのままにし
た状態で演算を終える。零でなければ(iv)のス
テツプにゆく。
か調べる。零ならばYMiの値をそのままにし
た状態で演算を終える。零でなければ(iv)のス
テツプにゆく。
(iv) YMiの小数点以下１桁目の値が１になるま
でYMiを左にＫ桁シフトし、それと同時にYEi
の値をＫだけ減じる正規化操作を行なう。
でYMiを左にＫ桁シフトし、それと同時にYEi
の値をＫだけ減じる正規化操作を行なう。
(2) 積分器
本発明の積分器と従来積分器との違いは、式
(3)に示した３次増分の発生に関する制御であ
る。従来は１次増分ΔXiの値が零である場合は
式(3)の積分演算を行なわず、ΔZiの値を零とし
て出力している。これに対し、本発明の積分器
はΔXiの値にかかわらず常に式(3)の積分演算を
行ない、特願昭55−112739号の演算法に基づい
て前記RiからΔZiを発生するものである。
(3)に示した３次増分の発生に関する制御であ
る。従来は１次増分ΔXiの値が零である場合は
式(3)の積分演算を行なわず、ΔZiの値を零とし
て出力している。これに対し、本発明の積分器
はΔXiの値にかかわらず常に式(3)の積分演算を
行ない、特願昭55−112739号の演算法に基づい
て前記RiからΔZiを発生するものである。
以上に本発明の２種類の演算器について述べた
が、次にこれらの演算器を用いて浮動小数点表示
された定数（以下、単に定数と称する。）どうし
の加減算を行なう本発明の演算方式について説明
する。なお、以下の説明では本発明の演算器のシ
ンボルを第４図のように示す。同図においてシン
ボル内の変数はＹレジスタの内容を表わすものと
する。
が、次にこれらの演算器を用いて浮動小数点表示
された定数（以下、単に定数と称する。）どうし
の加減算を行なう本発明の演算方式について説明
する。なお、以下の説明では本発明の演算器のシ
ンボルを第４図のように示す。同図においてシン
ボル内の変数はＹレジスタの内容を表わすものと
する。
(1) 定数の加算演算法
本発明では式(6)で表わされる定数ＡとＢの加
算演算を第５図に示すように本発明のFPDDA
の加算器５１，５２を結合することによつて行
なう。
算演算を第５図に示すように本発明のFPDDA
の加算器５１，５２を結合することによつて行
なう。
Ｃ：＝Ａ＋Ｂ ……(6)
本発明では第５図のFPDDAをランする前に
第１図に示したコンピユータ１０１により、加
算器５１のＹレジスタに定数Ａの値を、また加
算器５２のＹレジスタに定数Ｂの値を初期値と
して設定する。そのうち、FPDDAをランし、
数イタレーシヨン演算することにより、加算器
５２のＹレジスタに式(6)の加算結果であるＣの
値を求める。
第１図に示したコンピユータ１０１により、加
算器５１のＹレジスタに定数Ａの値を、また加
算器５２のＹレジスタに定数Ｂの値を初期値と
して設定する。そのうち、FPDDAをランし、
数イタレーシヨン演算することにより、加算器
５２のＹレジスタに式(6)の加算結果であるＣの
値を求める。
すなわち、加算器５１のＹレジスタの初期値
Ａは次式のように表わされ、加算器５１の２次
増分Δyが無いので Ａ＝（S.20＋a1・2-1＋a2・2-2＋…… ＋an-1・2-m+1）・2ea ……(7) 第１回目のイタレーシヨンにおいて加算器５
１は、第３図にもとづく前記(i)のステツプに従
つて、 ΔZ1：＝（S.20＋a1・2-1＋…… ＋ao-1・21-n）・2ea ……(8) で表わされる３次増分ΔZ1を出力し、加算器５
２に転送する。１回目のイタレーシヨン終了後
の加算器５１のＹレジスタは第３図にもとづく
前記(ii)のステツプに従つて次のようになる。
Ａは次式のように表わされ、加算器５１の２次
増分Δyが無いので Ａ＝（S.20＋a1・2-1＋a2・2-2＋…… ＋an-1・2-m+1）・2ea ……(7) 第１回目のイタレーシヨンにおいて加算器５
１は、第３図にもとづく前記(i)のステツプに従
つて、 ΔZ1：＝（S.20＋a1・2-1＋…… ＋ao-1・21-n）・2ea ……(8) で表わされる３次増分ΔZ1を出力し、加算器５
２に転送する。１回目のイタレーシヨン終了後
の加算器５１のＹレジスタは第３図にもとづく
前記(ii)のステツプに従つて次のようになる。
Y1：（ao・2-n＋ao+1・2-(n+1)
＋……＋an-1・2-m+1）・2ea ……(9)
加算器５２では式(1)と式(2)を演算するため、
１回目のイタレーシヨンにおいて、式(8)で表わ
される定数Ａの部分値ΔZ1と定数Ｂとの加算結
果が加算器５２のＹレジスタに格納されること
になる。
１回目のイタレーシヨンにおいて、式(8)で表わ
される定数Ａの部分値ΔZ1と定数Ｂとの加算結
果が加算器５２のＹレジスタに格納されること
になる。
第５図に示したように加算器５１の１次増分
には値が1.0と固定しているΔXを入力するため
に、加算器５１は定数Ａの残余R1が零になる
まで各イタレーシヨンで式(8)で表わされるΔZi
を発生する。したがつて、数イタレーシヨン後
に定数ＡとＢの加算結果Ｃを精度良く加算器５
２のＹレジスタに求めることが出来る。
には値が1.0と固定しているΔXを入力するため
に、加算器５１は定数Ａの残余R1が零になる
まで各イタレーシヨンで式(8)で表わされるΔZi
を発生する。したがつて、数イタレーシヨン後
に定数ＡとＢの加算結果Ｃを精度良く加算器５
２のＹレジスタに求めることが出来る。
(2) 定数の減算演算法
本発明では、式(10)で表わされる定数ＡとＢの
減算を本発明のFPDDAの加算器を第６図のよ
うに結合することによつて行なう。
減算を本発明のFPDDAの加算器を第６図のよ
うに結合することによつて行なう。
Ｃ：＝Ｂ−Ａ ……(10)
同図において、部分６１は符号反転器を示
す。これを除いた部分で前述の加算演算の場合
と全く同じ演算の手続並びに原理にて定数の減
算を行なう。減算結果は同様に加算器５２のＹ
レジスタに求められる。
す。これを除いた部分で前述の加算演算の場合
と全く同じ演算の手続並びに原理にて定数の減
算を行なう。減算結果は同様に加算器５２のＹ
レジスタに求められる。
(3) 定数の乗算演算法
本発明では、式(11)で表わされる定数ＡとＢの
乗算を本発明のFPDDAの加算器５１の積分器
７１，７２とを第７図のように結合することに
よつて行なう。
乗算を本発明のFPDDAの加算器５１の積分器
７１，７２とを第７図のように結合することに
よつて行なう。
Ｃ：＝Ａ×Ｂ ……(11)
ただし、演算器７２には加算器を用いても良
い。
い。
前述の方法により３台の演算器のＹレジスタ
に初期値を設定したのち、FPDDAをランし、
乗算結果Ｃを求める。初期値としては、加算器
のＹレジスタに定数Ａを、積分器７１のＹレジ
スタに定数Ｂを、そして積分器７２のＹレジス
タに零を設定する。また積分器７２のＲレジス
タに初期値として零を設定する。
に初期値を設定したのち、FPDDAをランし、
乗算結果Ｃを求める。初期値としては、加算器
のＹレジスタに定数Ａを、積分器７１のＹレジ
スタに定数Ｂを、そして積分器７２のＹレジス
タに零を設定する。また積分器７２のＲレジス
タに初期値として零を設定する。
第５図の演算回路において、加算器５１は前
述の如く式(7)で表わされる定数Ａをｎ桁ごとに
丸めて、式(8)で表わされるΔZiに相当する３次
増分ΔAiを発生し、これを積分器７１に１次増
分として転送する。したがつて、積分器７１は
式(3)に基づいて次の積分演算を行なうことにな
る。
述の如く式(7)で表わされる定数Ａをｎ桁ごとに
丸めて、式(8)で表わされるΔZiに相当する３次
増分ΔAiを発生し、これを積分器７１に１次増
分として転送する。したがつて、積分器７１は
式(3)に基づいて次の積分演算を行なうことにな
る。
Ri：＝Ri-1＋Ｂ・ΔAi−ΔZi ……(12)
ここで、ΔAiはｉイタレーシヨン時に加算器
５１より出力された量で、定数Ａの部分値を表
わす。
５１より出力された量で、定数Ａの部分値を表
わす。
この様にして、積分器７１によつて定数Ａと
Ｂの部分積（Ｂ・ΔAi）が計算され、ｎ桁の値
に丸められて積分器７２の２次増分として入力
される。積分器７３は式(1)と式(2)の演算により
定数ＡとＢの部分積の総和を計算する。
Ｂの部分積（Ｂ・ΔAi）が計算され、ｎ桁の値
に丸められて積分器７２の２次増分として入力
される。積分器７３は式(1)と式(2)の演算により
定数ＡとＢの部分積の総和を計算する。
以上に述べたFPDDAの演算を繰返して行な
うことにより、式(11)で表わされる乗算を行な
い、その結果としてＣを積分器７２のＹレジス
タ内に求めることが出来る。
うことにより、式(11)で表わされる乗算を行な
い、その結果としてＣを積分器７２のＹレジス
タ内に求めることが出来る。
ここで、本発明の積分器の利点を述べる。上
記式(12)の積分演算において、従来方式の積分器
では定数Ａをすべて加算器５１の３次増分とし
て出力してしまうと、それ以降のイタレーシヨ
ンでは１次増分ΔAiが零となるから式(12)の演算
が行なわれず、残余Riが出力されなくなる。し
たがつて、部分積の残余がＲレジスタに残り、
定数ＡとＢの積Ｃに誤差が生じる。
記式(12)の積分演算において、従来方式の積分器
では定数Ａをすべて加算器５１の３次増分とし
て出力してしまうと、それ以降のイタレーシヨ
ンでは１次増分ΔAiが零となるから式(12)の演算
が行なわれず、残余Riが出力されなくなる。し
たがつて、部分積の残余がＲレジスタに残り、
定数ＡとＢの積Ｃに誤差が生じる。
これに対し、本発明の積分器によれば１次増
分の値にかかわらず式(12)の演算を実行するため
に、ΔAiが零となつた後でもＲレジスタ中の部
分積の残余をすべて出力することが出来る。し
たがつて、式(11)の乗算を精度良く行なうことが
できる。
分の値にかかわらず式(12)の演算を実行するため
に、ΔAiが零となつた後でもＲレジスタ中の部
分積の残余をすべて出力することが出来る。し
たがつて、式(11)の乗算を精度良く行なうことが
できる。
(4) 定数の除算演算法
本発明では、式（13）で表わされる定数Ａと
Ｂとの除算を本発明のFPDDAの積分器と先願
の演算器デイジタルサーボ（登録番号946778）
を第８図のように結合することによつて行な
う。
Ｂとの除算を本発明のFPDDAの積分器と先願
の演算器デイジタルサーボ（登録番号946778）
を第８図のように結合することによつて行な
う。
Ｃ：＝Ｂ／Ａ ……（13）
本発明の除算法は、次式の演算をFPDDAで
行なわせ、陰表的な演算法にて商を得ようとす
るものである。
行なわせ、陰表的な演算法にて商を得ようとす
るものである。
ε＝（Ｂ−Ａ・Ｆ）→0.0 ……（14）
すなわち、変数Ｆにまず適当な値を与えて、
定数Ａと変数Ｆとの積を計算し、Ｂとの差εを
求め、εの値に基づいて変数Ｆの値を制御して
εを０に近づけ、この時の変数Ｆの値を式
（13）の商Ｃとして求める方法である。
定数Ａと変数Ｆとの積を計算し、Ｂとの差εを
求め、εの値に基づいて変数Ｆの値を制御して
εを０に近づけ、この時の変数Ｆの値を式
（13）の商Ｃとして求める方法である。
第８図におけるデイジタルサーボ８１は、デ
イジタルサーボの１イタレーシヨン前のＹレジ
スタの値Yi-1と現時点での値Yiとの大小関係に
応じて３次増分のゲインを２倍または1/2倍す
ると共に、３次増分の符号を制御することによ
つて、デイジタルサーボのＹレジスタの値を０
にする演算器である。ゆえに、式（14）の演算
は、このデイジタルサーボ８１を利用すれば簡
単に実現できる。
イジタルサーボの１イタレーシヨン前のＹレジ
スタの値Yi-1と現時点での値Yiとの大小関係に
応じて３次増分のゲインを２倍または1/2倍す
ると共に、３次増分の符号を制御することによ
つて、デイジタルサーボのＹレジスタの値を０
にする演算器である。ゆえに、式（14）の演算
は、このデイジタルサーボ８１を利用すれば簡
単に実現できる。
第８図における各演算器の初期値としては、
デイジタルサーボ８１に被除数Ｂを、積分器８
２に除数Ａを、そして解が蓄えられる積分器８
３に零を各々設定する。
デイジタルサーボ８１に被除数Ｂを、積分器８
２に除数Ａを、そして解が蓄えられる積分器８
３に零を各々設定する。
１回目のイタレーシヨンにおいてデイジタル
サーボ８１はあらかじめ設定されたある重みを
もつ３次増分ΔFiを発生する。積分器８２は、 R1：＝R0＋Ａ・ΔF1−ΔZ1 ……（15） なる積分演算を行ない、その３次増分ΔZ1を符
号反転器８３により符号反転してデイジタルサ
ーボ８１に入力する。次のイタレーシヨンにお
けるデイジタルサーボ８１のＹレジスタの値ε2
は、 ε2：＝Ｂ−ΔZ1≒Ｂ−（Ａ・ΔF1）
……（16） となる。そして、デイジタルサーボ８１は、ε2
が零となるように３次増分ΔF2を出力する。
サーボ８１はあらかじめ設定されたある重みを
もつ３次増分ΔFiを発生する。積分器８２は、 R1：＝R0＋Ａ・ΔF1−ΔZ1 ……（15） なる積分演算を行ない、その３次増分ΔZ1を符
号反転器８３により符号反転してデイジタルサ
ーボ８１に入力する。次のイタレーシヨンにお
けるデイジタルサーボ８１のＹレジスタの値ε2
は、 ε2：＝Ｂ−ΔZ1≒Ｂ−（Ａ・ΔF1）
……（16） となる。そして、デイジタルサーボ８１は、ε2
が零となるように３次増分ΔF2を出力する。
このような演算が数イタレーシヨン繰返され
た後のｉ番目のイタレーシヨンにおけるデイジ
タルサーボ８１のＹレジスタの値εiは、次のよ
うになる。
た後のｉ番目のイタレーシヨンにおけるデイジ
タルサーボ８１のＹレジスタの値εiは、次のよ
うになる。
εi≒Ｂ−Ａ・l
〓j=1
ΔFj ……（17）
上式の右辺のΔFjの総和は積分器８４のＹレジ
スタに蓄えられる。したがつて、εi＝０となつた
時、積分器８４のＹレジスタの内容を式（13）の
商Ｃとして求めることが出来る。
スタに蓄えられる。したがつて、εi＝０となつた
時、積分器８４のＹレジスタの内容を式（13）の
商Ｃとして求めることが出来る。
積分器８２は、前述の如く１次増分が零であつ
ても定数ＡとΔFjとの積の残余を３次増分として
出力するために式（17）の演算誤差を小さくする
ことが出来る。
ても定数ＡとΔFjとの積の残余を３次増分として
出力するために式（17）の演算誤差を小さくする
ことが出来る。
第９図にこの方法による演算結果を示す。これ
は0.001／1.000001を演算した結果である。第９
図の曲線L1からわかるように16イタレーシヨン
以降でデイジタルサーボ８１のＹレジスタの内容
であるεが極めて零に近くなり、曲線L2からわ
かるように近似解0.001が求められる。
は0.001／1.000001を演算した結果である。第９
図の曲線L1からわかるように16イタレーシヨン
以降でデイジタルサーボ８１のＹレジスタの内容
であるεが極めて零に近くなり、曲線L2からわ
かるように近似解0.001が求められる。
なお、本発明の除算法では除数の符号によつて
デイジタルサーボのフイードバツクループが発振
しないように演算回路を切り変える。第８図は除
数が正の場合の演算回路で、除数が負の場合には
第１０図に示すように積分器８４の入力側に符号
反転器１０１を挿入すればよい。
デイジタルサーボのフイードバツクループが発振
しないように演算回路を切り変える。第８図は除
数が正の場合の演算回路で、除数が負の場合には
第１０図に示すように積分器８４の入力側に符号
反転器１０１を挿入すればよい。
以上で本発明のFPDDAによる定数の四則演算
法の概要を述べたが、これらの演算を組合せた例
として次式の代数演算を行なう演算回路を第１１
図に示す。
法の概要を述べたが、これらの演算を組合せた例
として次式の代数演算を行なう演算回路を第１１
図に示す。
Ｈ：＝（Ａ・Ｂ＋Ｃ）／Ｄ＋Ｅ（Ｆ＋Ｇ）
……（18） 第１１図の回路により式（18）の演算をおこな
うために、まず、定数Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ、Ｈ（Ｈ＝H0＝０）をそれぞれ演算器１１０，
１１１，１１２，１１３，１１４，１１５，１１
６，１１７にセツトする。
……（18） 第１１図の回路により式（18）の演算をおこな
うために、まず、定数Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ、Ｈ（Ｈ＝H0＝０）をそれぞれ演算器１１０，
１１１，１１２，１１３，１１４，１１５，１１
６，１１７にセツトする。
演算器１１０と１１１とからなる演算部Ａ１に
おいて、Ａ・Ｂの乗算が実行され、乗算結果Ａ・
Ｂが演算器１１２内の定数Ｃと加算される。その
結果（Ａ・Ｂ＋Ｃ）が演算器１１２内のＹレジス
タに格納されるとともに、演算器１１３と符号反
転器１１を含む演算部Ａ２において、（Ａ・Ｂ＋
Ｃ）／Ｄの除算が実行されその商が上記Ｙレジス
タに（Ａ・Ｂ＋Ｃ）とおきかわつて格納される。
おいて、Ａ・Ｂの乗算が実行され、乗算結果Ａ・
Ｂが演算器１１２内の定数Ｃと加算される。その
結果（Ａ・Ｂ＋Ｃ）が演算器１１２内のＹレジス
タに格納されるとともに、演算器１１３と符号反
転器１１を含む演算部Ａ２において、（Ａ・Ｂ＋
Ｃ）／Ｄの除算が実行されその商が上記Ｙレジス
タに（Ａ・Ｂ＋Ｃ）とおきかわつて格納される。
さらに、演算器１１４と１１５によりＥ・Ｆの
乗算が実行され、演算器１１４と１１５により
Ｅ・Ｇの乗算が実行される。
乗算が実行され、演算器１１４と１１５により
Ｅ・Ｇの乗算が実行される。
それぞれの演算結果（Ａ・Ｂ＋Ｃ）／Ｄ、Ｅ・
ＦおよびＥ・Ｇとが演算器１１７の初期値（H0
＝０）と加算されて式（18）の結果が完了し、結
果が演算器１１７内のＹレジスタに格納される。
ＦおよびＥ・Ｇとが演算器１１７の初期値（H0
＝０）と加算されて式（18）の結果が完了し、結
果が演算器１１７内のＹレジスタに格納される。
以下、本発明を実施例を参照して詳細に説明す
る。
る。
第１２図ａ，ｂは本発明を用いたFPDDAのブ
ロツク構成を示す。
ロツク構成を示す。
第１３図〜第１５図を用いて第１２図ａ，ｂの
動作を説明する。
動作を説明する。
FPDDA１２０１の各イタレーシヨンは、前述
の式(1)〜式(3)で表わされるＰフエーズ、Ｙフエー
ズおよびＩフエーズの３個の演算フエーズにより
実行される。第１２図ａは主にＰフエーズを、第
１２図ｂはＹとＩフエーズを実行するFPDDAの
ブロツク構成を示す。
の式(1)〜式(3)で表わされるＰフエーズ、Ｙフエー
ズおよびＩフエーズの３個の演算フエーズにより
実行される。第１２図ａは主にＰフエーズを、第
１２図ｂはＹとＩフエーズを実行するFPDDAの
ブロツク構成を示す。
第１２図ａ〜ｂにおいて、マイクロコンピユー
タ１２００は共通バス線１２０２とマルチプレク
サ１２０９，１２１０，１２１３を経由して、
FPDDAの３次増分ΔZiを格納するΔZメモリ１２
０４と前記式(2)の演算結果（Ｙレジスタの内容）
を格納するＹメモリ１２０５および前記式(3)の演
算結果（Ｒレジスタの内容）を格納するＲメモリ
１２０６にそれぞれの初期値を転送すると共に、
制御メモリ１２０３にFPDDAの演算制御命令を
転送する。
タ１２００は共通バス線１２０２とマルチプレク
サ１２０９，１２１０，１２１３を経由して、
FPDDAの３次増分ΔZiを格納するΔZメモリ１２
０４と前記式(2)の演算結果（Ｙレジスタの内容）
を格納するＹメモリ１２０５および前記式(3)の演
算結果（Ｒレジスタの内容）を格納するＲメモリ
１２０６にそれぞれの初期値を転送すると共に、
制御メモリ１２０３にFPDDAの演算制御命令を
転送する。
また、マイクロコンピユータ１２００は制御メ
モリ１２０３のアドレスを指定するプログラム・
カウンタ１２２４に所定の値を転送し、さらに
FPDDAの演算を実行するために必要な一連のタ
イミング信号を発生するコントローラ１２０７の
起動と停止を行なう。
モリ１２０３のアドレスを指定するプログラム・
カウンタ１２２４に所定の値を転送し、さらに
FPDDAの演算を実行するために必要な一連のタ
イミング信号を発生するコントローラ１２０７の
起動と停止を行なう。
FPDDAの演算は、プログラム・カウンタ１２
２４により指定された制御メモリ１２０３のアド
レスPCより読出された演算制御命令を、コント
ローラ１２０７で発生される一連のタイミング信
号に従つて実行することによつて行なわれる。
２４により指定された制御メモリ１２０３のアド
レスPCより読出された演算制御命令を、コント
ローラ１２０７で発生される一連のタイミング信
号に従つて実行することによつて行なわれる。
ここで、プログラム・カウンタ１２２４により
指定される上記アドレスPCに格納されている演
算制御命令は、所定のイタレーシヨン時（たとえ
ば、ｉ番目のイタレーシヨン時）における演算で
使用される演算器の種別とこれに関連した演算モ
ードなどを指定するビツト構造を有する。
指定される上記アドレスPCに格納されている演
算制御命令は、所定のイタレーシヨン時（たとえ
ば、ｉ番目のイタレーシヨン時）における演算で
使用される演算器の種別とこれに関連した演算モ
ードなどを指定するビツト構造を有する。
第１３図は、上記演算制御命令におけるビツト
構造の一例を示す。
構造の一例を示す。
第１３図における各部分のうち、ELは所望の
演算を実行するために使用される演算器の種別、
ΔXAはFPDDAの１次増分ΔXiが格納されている
ΔZメモリ１２０４のアドレス、PxはΔXiの極性、
ΔYA1とΔYA2およびΔYA3（この例での入力数を３
入力としている。）は式(1)のΔYi,1とΔYi,2および
ΔYi,3が格納されているΔZメモリ１２０４のアド
レス、P1とP2およびP3はそれぞれ上記ΔYi,1と
ΔYi,2およびΔYi,3の極性を制御するための１ビツ
トのフラグを示している。Px、P1、P2およびP3
のフラグが“０”であれば極性が正であることを
示し、“１”ならば極性が負であることを示す。
演算を実行するために使用される演算器の種別、
ΔXAはFPDDAの１次増分ΔXiが格納されている
ΔZメモリ１２０４のアドレス、PxはΔXiの極性、
ΔYA1とΔYA2およびΔYA3（この例での入力数を３
入力としている。）は式(1)のΔYi,1とΔYi,2および
ΔYi,3が格納されているΔZメモリ１２０４のアド
レス、P1とP2およびP3はそれぞれ上記ΔYi,1と
ΔYi,2およびΔYi,3の極性を制御するための１ビツ
トのフラグを示している。Px、P1、P2およびP3
のフラグが“０”であれば極性が正であることを
示し、“１”ならば極性が負であることを示す。
次に、第１３図のビツト構造を有する演算制御
命令（以下、単に命令と称する。）に基づいて、
本発明の演算法を実行する場合の第１２図の動作
をさらに詳細に説明する。
命令（以下、単に命令と称する。）に基づいて、
本発明の演算法を実行する場合の第１２図の動作
をさらに詳細に説明する。
式(1)と式(2)で表わされるＰフエーズとＹフエー
ズの演算は、FPDDAのすべての演算器に共通し
て行なわれる。両フエーズの演算は以下のように
実行される。
ズの演算は、FPDDAのすべての演算器に共通し
て行なわれる。両フエーズの演算は以下のように
実行される。
まず、プログラム・カウンタ１２２４により指
定された制御メモリ１２０３のアドレスPCより
命令が読出される。そして、読出された命令はデ
コーダ１２１４により解読されて、命令各部の解
読信号が対応する回路部に送られる。
定された制御メモリ１２０３のアドレスPCより
命令が読出される。そして、読出された命令はデ
コーダ１２１４により解読されて、命令各部の解
読信号が対応する回路部に送られる。
使用すべき演算器の種別を示す前記ELの解読
結果（EL）はコントローラ１２０７に送られ、
これを受けて前記Ｐ、ＹおよびＩフエーズを実行
するために必要なタイミング信号がコントローラ
１２０７で生成されて所定の回路部に送られる。
たとえばΔZメモリ１２０４、Ｙメモリ１２０５
およびＲメモリ１２０６のＥ端部にイネーブル
（ENABLE）信号ENなどが送出される。第１２
図ではコントローラ１２０７とそれらを結ぶ線は
簡単化のため省略してある。
結果（EL）はコントローラ１２０７に送られ、
これを受けて前記Ｐ、ＹおよびＩフエーズを実行
するために必要なタイミング信号がコントローラ
１２０７で生成されて所定の回路部に送られる。
たとえばΔZメモリ１２０４、Ｙメモリ１２０５
およびＲメモリ１２０６のＥ端部にイネーブル
（ENABLE）信号ENなどが送出される。第１２
図ではコントローラ１２０７とそれらを結ぶ線は
簡単化のため省略してある。
Ｐフエーズでは、読出した命令のアドレス
ΔYA1〜ΔYA3およびΔXAの解読結果（ΔYA1）、
（ΔYA2）、（ΔYA3）および（ΔXA）をΔZメモリ１
２０４のアドレス端子にマルチプレクサ１２２６
経由で入力して、指定されたアドレスよりΔYi,j
（ｊ＝１、２、３）とΔXiが順次読出されてΔYレ
ジスタ１２１５およびΔXレジスタ１２１６にセ
ツトされる。
ΔYA1〜ΔYA3およびΔXAの解読結果（ΔYA1）、
（ΔYA2）、（ΔYA3）および（ΔXA）をΔZメモリ１
２０４のアドレス端子にマルチプレクサ１２２６
経由で入力して、指定されたアドレスよりΔYi,j
（ｊ＝１、２、３）とΔXiが順次読出されてΔYレ
ジスタ１２１５およびΔXレジスタ１２１６にセ
ツトされる。
ΔYレジスタ１２１５にセツトされたΔYi,1とｉ
番目のイタレーシヨン時に先立つて第１４図に示
す各演算器の開始信号ELGによつてリセツトさ
れたSDYレジスタ１２１８の内容（SDYi,0＝0.）
とが浮動小数点加算器FADD１２１７に入力さ
れて、 SDYi,1：SDYi,0＋ΔYi,1 ……（19） の浮動小数点演算が行なわれて、その結果が
SDYi,1としてSDYレジスタ１２１８にセツトさ
れる。
番目のイタレーシヨン時に先立つて第１４図に示
す各演算器の開始信号ELGによつてリセツトさ
れたSDYレジスタ１２１８の内容（SDYi,0＝0.）
とが浮動小数点加算器FADD１２１７に入力さ
れて、 SDYi,1：SDYi,0＋ΔYi,1 ……（19） の浮動小数点演算が行なわれて、その結果が
SDYi,1としてSDYレジスタ１２１８にセツトさ
れる。
式（19）の演算後、ΔYレジスタ１２１５にセ
ツトされたΔYi,2とSDYレジスタ１２１８の内容
（SDYi,1＝ΔYi,1）とがFADD１２１７に入力され
て、 SDYi,2：SDYi,1＋ΔYi,2＝ΔYi,1 ＋ΔYi,2 ……（20） の演算が行なわれて、その結果がSDYi,2として
SDYレジスタ１２１８にセツトされる。
ツトされたΔYi,2とSDYレジスタ１２１８の内容
（SDYi,1＝ΔYi,1）とがFADD１２１７に入力され
て、 SDYi,2：SDYi,1＋ΔYi,2＝ΔYi,1 ＋ΔYi,2 ……（20） の演算が行なわれて、その結果がSDYi,2として
SDYレジスタ１２１８にセツトされる。
同様の演算を繰り返すことにより、式(1)の３入
力の２次増分の総和SDYiがSDYレジスタ１２１
８中に求められる。
力の２次増分の総和SDYiがSDYレジスタ１２１
８中に求められる。
上記の演算において、SDYレジスタ１２１８
とFADD１２１７とは累算器に相当している。
とFADD１２１７とは累算器に相当している。
また、極性ビツトの解読結果（P1）、（P2）、
（P3）が負極性の場合には、負極性微小増分に関
する２の補数とSDYi,1との加算がFADD１２１７
において実行される。たとえば、ΔYi,2が負極性
となつた場合には、 SDYi,1−ΔYi,2＝ΔYi,1−ΔYi,2 ……（21） の演算が行なわれる。
（P3）が負極性の場合には、負極性微小増分に関
する２の補数とSDYi,1との加算がFADD１２１７
において実行される。たとえば、ΔYi,2が負極性
となつた場合には、 SDYi,1−ΔYi,2＝ΔYi,1−ΔYi,2 ……（21） の演算が行なわれる。
なお、命令の極性ビツトPxの解読結果（Px）
はラツチ１２２５にセツトされる。
はラツチ１２２５にセツトされる。
次のＹフエーズでは式(2)の演算が行なわれる。
まず、１イタレーシヨン前のＹレジスタ１２１９
の値Yi-1をＹメモリ１２０５より読出す。この読
出しは、プログラム・カウンタ１２２４の出力
PCをＹメモリ１２０５のアドレス端子Ａに入力
し、コントローラ１２０７からのイネーブル信号
ENにより行なわれ、読出されたYi-1がＹレジス
タ１２１９にセツトされる。
まず、１イタレーシヨン前のＹレジスタ１２１９
の値Yi-1をＹメモリ１２０５より読出す。この読
出しは、プログラム・カウンタ１２２４の出力
PCをＹメモリ１２０５のアドレス端子Ａに入力
し、コントローラ１２０７からのイネーブル信号
ENにより行なわれ、読出されたYi-1がＹレジス
タ１２１９にセツトされる。
そして、前記Ｐフエーズで求められたSDYレ
ジスタの内容SDYiとＹレジスタ１２１９内の
Yi-1との浮動小数点加算がアキユムレータ付き
FADD１２２０にて行なわれ、ｉイタレーシヨ
ン時のYiが求められる。さらに、YiはFADD１
２２０のアキユムレータからアルチプレクサ１２
１１と１２１０経由でＹメモリ１２０５の前記ア
ドレスPCに書込まれる。
ジスタの内容SDYiとＹレジスタ１２１９内の
Yi-1との浮動小数点加算がアキユムレータ付き
FADD１２２０にて行なわれ、ｉイタレーシヨ
ン時のYiが求められる。さらに、YiはFADD１
２２０のアキユムレータからアルチプレクサ１２
１１と１２１０経由でＹメモリ１２０５の前記ア
ドレスPCに書込まれる。
以上に述べたＰフエーズとＹフエーズの演算内
容は、前述の如くFPDDAの全ての演算器に共通
したものである。これに対し、Ｉフエーズによる
３次増分ΔZiの発生内容が各演算器によつて異な
る。
容は、前述の如くFPDDAの全ての演算器に共通
したものである。これに対し、Ｉフエーズによる
３次増分ΔZiの発生内容が各演算器によつて異な
る。
以下、本発明の積分器と加算器のＩフエーズ並
びにデイジタルサーボのＩフエーズの演算内容に
ついて第１２図ｂを用いて説明する。
びにデイジタルサーボのＩフエーズの演算内容に
ついて第１２図ｂを用いて説明する。
(1) 積分器のＩフエーズ
積分器のＩフエーズでは、式(3)の演算を１次
増分ΔXiの値にかかわらず行なう。
増分ΔXiの値にかかわらず行なう。
まず、１イタレーシヨン前の積分値の残余
Ri-1が前記Ｙメモリと同様な手続きによりＲメ
モリ１２０６のアドレスPCから読出され、Ｒ
レジスタ１２２４にセツトされる。そして、Ｙ
フエーズによつて求められたFADD１２２０
中のアキユムレータに格納されている内容Yiと
第２図ａのΔXレジスタ１２１６の内容ΔXiと
を乗算器１２２１で乗算する。乗算器１２２１
の出力Yi・ΔXiはFADD１２２２によつてＲレ
ジスタ１２２４の内容Ri-1と加算される。そし
て、この演算結果はFADD１２２２からデコ
ーダ１２２３に入力され、第２図中のデータフ
オーマツトＢのような仮数部がｎ桁（ｎ≧１）
からなる３次増分ΔZiが特願昭55−112739号に
示された方法に基づきデコーダ１２２３によつ
て発生される。このΔZiはマルチプレクサ１２
１２と第１２図ａのマルチプレクサ１２０９経
由でΔZメモリ１２０４のアドレスPCに書込ま
れる。ΔZメモリ１２０４への書込みアドレス
PCはプログラム・カウンタ１２２４からマル
チプレクサ１２２６経由でΔZメモリ１２０４
のアドレス端子Ａに送られる。
Ri-1が前記Ｙメモリと同様な手続きによりＲメ
モリ１２０６のアドレスPCから読出され、Ｒ
レジスタ１２２４にセツトされる。そして、Ｙ
フエーズによつて求められたFADD１２２０
中のアキユムレータに格納されている内容Yiと
第２図ａのΔXレジスタ１２１６の内容ΔXiと
を乗算器１２２１で乗算する。乗算器１２２１
の出力Yi・ΔXiはFADD１２２２によつてＲレ
ジスタ１２２４の内容Ri-1と加算される。そし
て、この演算結果はFADD１２２２からデコ
ーダ１２２３に入力され、第２図中のデータフ
オーマツトＢのような仮数部がｎ桁（ｎ≧１）
からなる３次増分ΔZiが特願昭55−112739号に
示された方法に基づきデコーダ１２２３によつ
て発生される。このΔZiはマルチプレクサ１２
１２と第１２図ａのマルチプレクサ１２０９経
由でΔZメモリ１２０４のアドレスPCに書込ま
れる。ΔZメモリ１２０４への書込みアドレス
PCはプログラム・カウンタ１２２４からマル
チプレクサ１２２６経由でΔZメモリ１２０４
のアドレス端子Ａに送られる。
第１２図ｂにおけるFADD１２２２によつ
て求められた積分値から３次増分ΔZiを除いた
残余Riは、正規化回路１２２７によつてRiの仮
数部の値の絶対値が0.5以上となるように正規
化される。正規化されたRiの値は、マルチプレ
クサ１２１３経由でＲメモリ１２０６の前記ア
ドレスPCに書込まれる。
て求められた積分値から３次増分ΔZiを除いた
残余Riは、正規化回路１２２７によつてRiの仮
数部の値の絶対値が0.5以上となるように正規
化される。正規化されたRiの値は、マルチプレ
クサ１２１３経由でＲメモリ１２０６の前記ア
ドレスPCに書込まれる。
(2) 加算器のＩフエーズ
加算器のＩフエーズにおいて、乗算器１２２
１によるYiとΔXiとの乗算並びにこの乗算結果
とRi-1との加算までは、上記積分器のＩフエー
ズと同じ手続きにて行なわれる。加算器の場合
には、制御メモリ１２０３中の第１３図に示し
た命令において、ΔXAに数値1.0が格納されて
いるΔZメモリ１２０４内のアドレスを設定す
ると共に前記の手続きにて演算前にマイクロコ
ンピユータ１２００からＲメモリ１２０６中の
該加算器に対応するアドレスの内容を零に設定
しておく。したがつて、FADD１２２２によ
る演算結果（Yi・ΔXi＋Ri-1）はYiとなる。
１によるYiとΔXiとの乗算並びにこの乗算結果
とRi-1との加算までは、上記積分器のＩフエー
ズと同じ手続きにて行なわれる。加算器の場合
には、制御メモリ１２０３中の第１３図に示し
た命令において、ΔXAに数値1.0が格納されて
いるΔZメモリ１２０４内のアドレスを設定す
ると共に前記の手続きにて演算前にマイクロコ
ンピユータ１２００からＲメモリ１２０６中の
該加算器に対応するアドレスの内容を零に設定
しておく。したがつて、FADD１２２２によ
る演算結果（Yi・ΔXi＋Ri-1）はYiとなる。
次に、YiはFADD１２２２からデコーダ１
２２３に送られる。デコーダ１２２３により、
第３図で示したようなYiの仮数部YMiの上位ｎ
桁までを３次増分ΔZiの仮数部ΔZMiの上位ｎ桁
における値とし、かつYiの指数部YEiの値をそ
のままΔZiの指数部ΔZEiとした３次増分ΔZiが
発生される。このΔZiはマルチプレクサ１２１
２と第１２図ａのマルチプレクサ１２０９経由
でΔZメモリ１２０４のアドレスPCに書込まれ
る。
２２３に送られる。デコーダ１２２３により、
第３図で示したようなYiの仮数部YMiの上位ｎ
桁までを３次増分ΔZiの仮数部ΔZMiの上位ｎ桁
における値とし、かつYiの指数部YEiの値をそ
のままΔZiの指数部ΔZEiとした３次増分ΔZiが
発生される。このΔZiはマルチプレクサ１２１
２と第１２図ａのマルチプレクサ１２０９経由
でΔZメモリ１２０４のアドレスPCに書込まれ
る。
さらに、デコーダ１２２３はYMiの上位ｎ桁
の各桁の値を零としたデータとYMiの上位（ｎ
＋１）桁から（ｍ−１）桁のデータおよびYEi
を正規化回路１２２７に送る。正規化回路１２
２７はこの値を正規化する。正規化された値
は、正規化回路１２２７からマルチプレクサ１
２１１および１２１０経由でＹメモリ１２０５
のアドレスPCに書込まれる。
の各桁の値を零としたデータとYMiの上位（ｎ
＋１）桁から（ｍ−１）桁のデータおよびYEi
を正規化回路１２２７に送る。正規化回路１２
２７はこの値を正規化する。正規化された値
は、正規化回路１２２７からマルチプレクサ１
２１１および１２１０経由でＹメモリ１２０５
のアドレスPCに書込まれる。
(3) デイジタル・サーボのＩフエーズ
前Ｙフエーズによつて求められたYiとＹメモ
リ１２０５から読出され、Ｙレジスタ１２１９
に格納されているYi-1およびＲメモリ１２０６
から読出し、Ｒレジスタ１２２４に格納されて
いる１イタレーシヨン前の３次増分の指数部
ΔZEi-1を入力として、デイジタル・サーボΔZ
発生回路１２０８は次に示す演算により３次増
分ΔZiを発生する。
リ１２０５から読出され、Ｙレジスタ１２１９
に格納されているYi-1およびＲメモリ１２０６
から読出し、Ｒレジスタ１２２４に格納されて
いる１イタレーシヨン前の３次増分の指数部
ΔZEi-1を入力として、デイジタル・サーボΔZ
発生回路１２０８は次に示す演算により３次増
分ΔZiを発生する。
Yi＝０ならばΔZMi：０
Yi＞ならばΔZMi：＝＋１
Yi＜０ならばΔZMi：＝−１ （22）
Yi＝０ならばΔZEi：＝ΔZE1-i
YiとY1-iの値が異符号ならばΔZEi：＝ΔZEi-1−１
YiとYi-1の値が同符号で、かつ
｜Yi-1／２｜＜｜Yi｜ならばΔZEi：＝ΔZEi-1＋１
｜Yi-1／２｜＜｜Yi｜ならばΔZEi：＝ΔZEi-1＋１
｜Yi-1／２｜≧｜Yi｜ならばΔZEi：＝ΔZEi-1−１（23
） ここで、ΔZMiの値｛０、＋１、−１｝は、ΔZMi
の上位２桁により｛“00”、“01”、“11”｝で表わ
す。
） ここで、ΔZMiの値｛０、＋１、−１｝は、ΔZMi
の上位２桁により｛“00”、“01”、“11”｝で表わ
す。
デイジタル・サーボΔZ発生回路１２０８によ
つて発生されたΔZiは、マルチプレクサ１２１２
および第１２図ａのマルチプレクサ１２０９経由
でΔZメモリ１２０４のアドレスPCに書込まれ
る。またΔZiの指数部ΔZEiはマルチプレクサ１２
１３経由でＲメモリ１２０６のアドレスPCに書
込まれる。
つて発生されたΔZiは、マルチプレクサ１２１２
および第１２図ａのマルチプレクサ１２０９経由
でΔZメモリ１２０４のアドレスPCに書込まれ
る。またΔZiの指数部ΔZEiはマルチプレクサ１２
１３経由でＲメモリ１２０６のアドレスPCに書
込まれる。
以上、詳細に説明した如く本発明のFPDDAで
は、演算器ごとに専用の演算装置は持たず、制御
メモリ１２０３内の命令を変えることによつて各
種の演算を行なう。
は、演算器ごとに専用の演算装置は持たず、制御
メモリ１２０３内の命令を変えることによつて各
種の演算を行なう。
つぎに、前述の第７〜第８図ならびに第１０図
に示した演算回路を用いて本発明による定数の乗
除演算を実行するための命令について詳細に説明
する。
に示した演算回路を用いて本発明による定数の乗
除演算を実行するための命令について詳細に説明
する。
第１３図は第７図に示した定数の乗算回路によ
り乗算演算を実行する命令を示す。１番地の命令
は加算器５１を動作させる命令を、２番地の命令
は積分器７１を動作させる命令を、そして３番地
の命令は積分器７２を動作させる命令を示す。２
番地の積分器７１を動作させる命令は、２次増分
がないゆえにP1〜P3およびΔYA1〜ΔYA3をすべて
０とする。ΔXAには加算器５１の３次増分が格
納されている。ΔZメモリ１２０４内のアドレス
１を指定する。３番地の積分器の命令では１次増
分がないためΔXAには０を指定し、２次増分と
しては積分器７１の３次増分が入力されるため３
番地のΔYA1にはアドレス２を指定する。初期値
としては、Ｙメモリの１番地に定数Ａ、２番地に
定数Ｂ、そして３番地には0.0を設定する。Ｒメ
モリはすべて0.0とする。また、前記Ｍは３とす
る。
り乗算演算を実行する命令を示す。１番地の命令
は加算器５１を動作させる命令を、２番地の命令
は積分器７１を動作させる命令を、そして３番地
の命令は積分器７２を動作させる命令を示す。２
番地の積分器７１を動作させる命令は、２次増分
がないゆえにP1〜P3およびΔYA1〜ΔYA3をすべて
０とする。ΔXAには加算器５１の３次増分が格
納されている。ΔZメモリ１２０４内のアドレス
１を指定する。３番地の積分器の命令では１次増
分がないためΔXAには０を指定し、２次増分と
しては積分器７１の３次増分が入力されるため３
番地のΔYA1にはアドレス２を指定する。初期値
としては、Ｙメモリの１番地に定数Ａ、２番地に
定数Ｂ、そして３番地には0.0を設定する。Ｒメ
モリはすべて0.0とする。また、前記Ｍは３とす
る。
第１４図は第８図に示した除数が正の場合の除
算回路により除算演算を実行する命令を示す。１
番地の命令はデイジタル・サーボ８１を動作させ
る命令を、２番地の命令は積分器８２を動作させ
る命令を、そして３番地の命令は積分器８４を動
作させる命令を示す。１番地の命令のELにおけ
るSRVによりデイジタル・サーボ８１でサーボ
動作をおこなうコードを指定する。２次増分は積
分器８２の３次増分を符号反転したものとなるか
ら１番地のP1に１、ΔYA1にアドレス２を指定す
る。２番地の積分器８２を動作させる命令では、
１次増分にデイジタル・サーボ８１の３次増分が
入力されるため、ΔXAにアドレス１を指定する。
３番地の積分器８４を動作させる命令では、２次
増分にデイジタル・サーボ８１の３次増分が入力
されるため、ΔYA1にはアドレス１を指定する。
初期値としては、Ｙメモリの１番地に定数Ｂ、２
番地に定数Ａ、そして３番地に0.0を設定する。
第１２図ｂにおけるＲメモリ１２０６中の１番地
〜３番地には0.0を設定する。
算回路により除算演算を実行する命令を示す。１
番地の命令はデイジタル・サーボ８１を動作させ
る命令を、２番地の命令は積分器８２を動作させ
る命令を、そして３番地の命令は積分器８４を動
作させる命令を示す。１番地の命令のELにおけ
るSRVによりデイジタル・サーボ８１でサーボ
動作をおこなうコードを指定する。２次増分は積
分器８２の３次増分を符号反転したものとなるか
ら１番地のP1に１、ΔYA1にアドレス２を指定す
る。２番地の積分器８２を動作させる命令では、
１次増分にデイジタル・サーボ８１の３次増分が
入力されるため、ΔXAにアドレス１を指定する。
３番地の積分器８４を動作させる命令では、２次
増分にデイジタル・サーボ８１の３次増分が入力
されるため、ΔYA1にはアドレス１を指定する。
初期値としては、Ｙメモリの１番地に定数Ｂ、２
番地に定数Ａ、そして３番地に0.0を設定する。
第１２図ｂにおけるＲメモリ１２０６中の１番地
〜３番地には0.0を設定する。
第１５図は第１０図に示した除数が負の場合の
除算回路により除算演算を実行する命令を示す。
第８図と第１０図の違いは、デイジタル・サーボ
８１の２次増分と積分器８４の２次増分の符号が
反転している点である。したがつて、第１５図に
示す命令は１番地のP1を０に、そして３番地の
P1を１に指定する点で第１４図に示す命令と異
なる。
除算回路により除算演算を実行する命令を示す。
第８図と第１０図の違いは、デイジタル・サーボ
８１の２次増分と積分器８４の２次増分の符号が
反転している点である。したがつて、第１５図に
示す命令は１番地のP1を０に、そして３番地の
P1を１に指定する点で第１４図に示す命令と異
なる。
以上説明したごとく、本発明によれば浮動小数
点演算方式のデイジタル微分解析機において浮動
小数点表示された定数の演算を高精度に実行出来
るようになり、上記デイジタル微分解析機の応用
がさらに拡大できると共に安価なシステムを実現
でき、その効果は大である。
点演算方式のデイジタル微分解析機において浮動
小数点表示された定数の演算を高精度に実行出来
るようになり、上記デイジタル微分解析機の応用
がさらに拡大できると共に安価なシステムを実現
でき、その効果は大である。
第１図はFPDDAのシステム構成を示す図、第
２図はFPDDAの演算で用いる浮動小数点の数値
系のデータ・フオーマツトを示す図、第３図は本
発明の加算器の演算内容を示す図、第４図は本発
明のFPDDAの演算器シンボルを示す図、第５図
は定数加算回路を示す図、第６図は定数減算回路
を示す図、第７図は本発明の定数乗算回路を示す
図、第８図は本発明の除数が正の場合の定数除算
回路を示す図、第９図は第８図による定数除算の
一例を示す図、第１０図は本発明の除数が負の場
合の定数除算回路を示す図、第１１図は本発明の
演算法を組合せた代数演算回路の一例を示す図、
第１２図は本発明の定数の四則演算を実行する
FPDDAの実施例の回路構成を示す図、第１３図
は第７図の演算回路を実行する制御命令のビツト
構成を示す図、第１４図は第８図の演算回路を実
行する制御命令のビツト構成を示す図、第１５図
は第１０図の演算回路を実行する制御命令のビツ
ト構成を示す図である。 １２０５……Ｙメモリ、１２０６……Ｒメモ
リ。
２図はFPDDAの演算で用いる浮動小数点の数値
系のデータ・フオーマツトを示す図、第３図は本
発明の加算器の演算内容を示す図、第４図は本発
明のFPDDAの演算器シンボルを示す図、第５図
は定数加算回路を示す図、第６図は定数減算回路
を示す図、第７図は本発明の定数乗算回路を示す
図、第８図は本発明の除数が正の場合の定数除算
回路を示す図、第９図は第８図による定数除算の
一例を示す図、第１０図は本発明の除数が負の場
合の定数除算回路を示す図、第１１図は本発明の
演算法を組合せた代数演算回路の一例を示す図、
第１２図は本発明の定数の四則演算を実行する
FPDDAの実施例の回路構成を示す図、第１３図
は第７図の演算回路を実行する制御命令のビツト
構成を示す図、第１４図は第８図の演算回路を実
行する制御命令のビツト構成を示す図、第１５図
は第１０図の演算回路を実行する制御命令のビツ
ト構成を示す図である。 １２０５……Ｙメモリ、１２０６……Ｒメモ
リ。
Claims (1)
- 【特許請求の範囲】 １ デイジタル微分解析機の被積分関数Ｙ、入力
変数の増分ΔY、被積分関数の積分値の残余Ｒ、
独立変数の増分ΔX、および被積分関数の積分値
の出力増分ΔZなる変数をすべて仮数部と指数部
とからなる浮動小数点形式で表現してメモリに格
納したうえで所定の演算を実行する浮動小数点方
式デイジタル微分解析機の演算方式において、ｉ
（ｉ：正整数）番目のイタレーシヨンにおける上
記変数の値をそれぞれYi、ΔYi、Ri、ΔXiおよび
ΔZiとし、ｎ（ｎ：正整数）個の入力変数の増分
のうちｌ番目の値をΔYi,lとして、ΔZiを求める演
算： Yi＝Yi-1＋o 〓l=1 ΔYi,l Ri＝Ri-1＋（Yi＋Ｋ・o 〓l=1 ΔYi,l）・ΔXi−ΔZi（Ｋ：定数） をΔXiの大きさにかかわらずイタレーシヨンごと
に実行することを特徴とするデイジタル微分解析
機の演算方式。 ２ 特許請求の範囲第１項のデイジタル微分解析
機の演算方式において、デイジタルサーボのＹレ
ジスタに対応する第１のメモリに第１の定数を格
納し、デイジタル微分解析機のＹレジスタに対応
する第２のメモリおよび第３のメモリにそれぞれ
第２の定数および定数０を格納し、そしてデイジ
タル微分解析機のＲレジスタに対応する第４のメ
モリに定数０を格納したうえで、ｉ番目のイタレ
ーシヨンにおけるデイジタルサーボの演算で得ら
れる積分値の出力増分ΔZs iと上記第２の定数とを
それぞれ上記ΔXiとYiとみなして上記ΔZiを求め
る演算をおこなつて得られるΔZiと上記第１のメ
モリの内容とを加え合わせるかまたはΔZiから第
１のメモリの内容を差し引く演算をおこなつてそ
の結果を第１のメモリに格納するステツプと、さ
らに上記ΔZiと第１のメモリの内容とを加え合わ
せた場合には上記ΔZs iから第２のメモリの内容を
差し引く演算をおこなうかまたは上記ΔZiから第
１のメモリの内容を差し引いた場合には上記ΔZs i
と上記第３のメモリの内容とを加え合わせる演算
をおこなつてその結果を第３のメモリに格納する
ステツプとを複数のイタレーシヨンにわたり繰返
すことにより上記第１の定数を被除数とし、第２
の定数を除数とする除算の結果を上記第３のメモ
リ内に得ることを特徴とするデイジタル微分解析
機の演算方式。 ３ 特許請求の範囲第１項のデイジタル微分解析
機の演算方式において、デイジタル微分解析機の
Ｙレジスタに対応する第１のメモリ、第２のメモ
リおよび第３のメモリにそれぞれ第１の定数、第
２の定数および定数０を格納し、デイジタル微分
解析機のＲレジスタに対応する第４のメモリに定
数０を格納したうえで、上記第１の定数をｉ番目
のイタレーシヨンにおける第１の演算： Yi＝Yi-1＋o 〓l=1 ΔYi,l を実行して求められるTiとみなし、該Tiの仮数部
の符号桁を含めた上位ｍ（ｍ：２以上の整数）桁
をΔZiの仮数部とし、且つYiの指数部をそのまま
ΔZiの指数部とする第２の演算によりΔZiを求め、
さらにYiの仮数部の上位ｍ桁をすべて０にしてか
らYiの仮数部の絶対値が0.5以上となるように正
規化演算をYiの仮数部と指数部に施すことにより
求められたYiをつぎのイタレーシヨンにおける
ΔZiを求める上記第１および第２の演算において
使用する演算方式により求められたΔZiと上記第
２の定数とをそれぞれ、つぎの積分演算： Yi＝Yi-1＋o 〓l=1 ΔYi,l Ri＝Ri-1＋（Yi＋Ｋ・o 〓l=1 ΔTi,l）・ΔXi−ΔZI i におけるΔXiとYiとみなし、該積分演算をΔXiの
大きさにかかわらずイタレーシヨン毎に実行して
積分値の出力増分ΔZI iを求めるステツプと、求め
られたΔZI iと上記第３のメモリの内容とを加え合
わせる演算をおこなつた結果を第３のメモリに格
納するステツプとを複数のイタレーシヨンにわた
り繰返すことにより上記第１の定数と第２の定数
との乗算の結果を上記第３のメモリ内に得ること
を特徴とするデイジタル微分解析機の演算方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203719A JPS58106638A (ja) | 1981-12-18 | 1981-12-18 | デイジタル微分解析機の演算方式 |
| GB08235119A GB2112976B (en) | 1981-12-18 | 1982-12-09 | Floating point digital differential analyzer |
| CA000417589A CA1198220A (en) | 1981-12-18 | 1982-12-13 | Floating point digital differential analyzer |
| US06/449,662 US4563749A (en) | 1981-12-18 | 1982-12-14 | Floating point digital differential analyzer |
| DE19823246872 DE3246872A1 (de) | 1981-12-18 | 1982-12-17 | Digitaler gleitkomma-differentialanalysator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203719A JPS58106638A (ja) | 1981-12-18 | 1981-12-18 | デイジタル微分解析機の演算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106638A JPS58106638A (ja) | 1983-06-25 |
| JPH0325809B2 true JPH0325809B2 (ja) | 1991-04-09 |
Family
ID=16478708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203719A Granted JPS58106638A (ja) | 1981-12-18 | 1981-12-18 | デイジタル微分解析機の演算方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4563749A (ja) |
| JP (1) | JPS58106638A (ja) |
| CA (1) | CA1198220A (ja) |
| DE (1) | DE3246872A1 (ja) |
| GB (1) | GB2112976B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4416640A1 (de) * | 1994-05-11 | 1995-11-16 | A I D Autoimmun Diagnostika Gm | Objektträger für die mikroskopische Diagnose aus Kunststoffmaterial, Herstellungsverfahren und Verwendung |
| JP3260630B2 (ja) * | 1996-07-31 | 2002-02-25 | エヌイーシーマイクロシステム株式会社 | 定数除算器及び定数除算方法 |
| RU2160922C1 (ru) * | 1999-09-28 | 2000-12-20 | Ростовский военный институт ракетных войск | Устройство n-кратного дифференцирования |
| RU2187837C2 (ru) * | 2000-07-07 | 2002-08-20 | Ермаков Владимир Филиппович | Устройство для многократного дифференцирования (его варианты) |
| RU2242791C2 (ru) * | 2003-03-13 | 2004-12-20 | Григорьев Владимир Григорьевич | Способ численного решения системы дифференциальных уравнений |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3598974A (en) * | 1967-09-15 | 1971-08-10 | Sperry Rand Corp | Programmable digital differential analyzer integrator |
| US3590231A (en) * | 1969-04-28 | 1971-06-29 | Us Navy | Digital signal generator using digital differential analyzer techniques |
| US3748440A (en) * | 1969-11-20 | 1973-07-24 | Hughes Aircraft Co | Ballistic trajectory computer |
| JPS5842890B2 (ja) * | 1976-03-24 | 1983-09-22 | 株式会社日立製作所 | デイジタル微分解析機 |
| JPS5556252A (en) * | 1978-10-20 | 1980-04-24 | Hitachi Ltd | Digital differential analyzer |
| JPS6022371B2 (ja) * | 1980-08-18 | 1985-06-01 | 株式会社日立製作所 | ディジタル微分解析機 |
| US4365309A (en) * | 1980-10-03 | 1982-12-21 | Hitachi, Ltd. | Digital differential analyzing processor |
| JPS57120157A (en) * | 1981-01-16 | 1982-07-27 | Hitachi Ltd | Method and device for generation of waste time |
-
1981
- 1981-12-18 JP JP56203719A patent/JPS58106638A/ja active Granted
-
1982
- 1982-12-09 GB GB08235119A patent/GB2112976B/en not_active Expired
- 1982-12-13 CA CA000417589A patent/CA1198220A/en not_active Expired
- 1982-12-14 US US06/449,662 patent/US4563749A/en not_active Expired - Lifetime
- 1982-12-17 DE DE19823246872 patent/DE3246872A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| CA1198220A (en) | 1985-12-17 |
| DE3246872C2 (ja) | 1988-02-11 |
| GB2112976B (en) | 1985-07-24 |
| GB2112976A (en) | 1983-07-27 |
| DE3246872A1 (de) | 1983-07-07 |
| JPS58106638A (ja) | 1983-06-25 |
| US4563749A (en) | 1986-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3828175A (en) | Method and apparatus for division employing table-lookup and functional iteration | |
| US6295597B1 (en) | Apparatus and method for improved vector processing to support extended-length integer arithmetic | |
| US5184318A (en) | Rectangular array signed digit multiplier | |
| US5144576A (en) | Signed digit multiplier | |
| US4956799A (en) | Trigonometric function arithmetic processor using pseudo-division | |
| JPS648856B2 (ja) | ||
| JP2504102B2 (ja) | 逆三角関数演算装置 | |
| JP2822399B2 (ja) | 対数関数演算装置 | |
| JP2508784B2 (ja) | 指数関数演算装置 | |
| JPH0325809B2 (ja) | ||
| JPH035093B2 (ja) | ||
| JPS6027024A (ja) | 演算装置 | |
| JPS6120134A (ja) | 平方根計算装置 | |
| JP2972326B2 (ja) | 平方根計算装置 | |
| JP2508286B2 (ja) | 平方根演算装置 | |
| JP3251071B2 (ja) | 除算／開平演算方法と演算装置 | |
| JPH06105421B2 (ja) | 逆三角関数演算装置 | |
| JPS61201328A (ja) | 除算方式 | |
| JPH0445860B2 (ja) | ||
| JPS61251962A (ja) | マトリクス乗算器 | |
| JPS58106639A (ja) | デイジタル微分解析機の演算方式 | |
| JP2837415B2 (ja) | 乗除算開平算装置 | |
| JPH04314126A (ja) | 逆数発生装置 | |
| RU1784975C (ru) | Интегроарифметическое устройство | |
| JPS61201327A (ja) | 除算装置 |