JPH0325826B2 - - Google Patents
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- JPH0325826B2 JPH0325826B2 JP59225588A JP22558884A JPH0325826B2 JP H0325826 B2 JPH0325826 B2 JP H0325826B2 JP 59225588 A JP59225588 A JP 59225588A JP 22558884 A JP22558884 A JP 22558884A JP H0325826 B2 JPH0325826 B2 JP H0325826B2
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- input
- input data
- arithmetic
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、最大１×Ｎのウインド内の数字デー
タに対して同時に並び替えが行え、前記ウインド
サイズ及び前記ウインド内の順位を指定するソー
ト演算回路に関する。
タに対して同時に並び替えが行え、前記ウインド
サイズ及び前記ウインド内の順位を指定するソー
ト演算回路に関する。
画像処理の方式としては光学的画像処理、電気
的アナログ処理、デイジタル画像処理等があり、
この中で電子計算機又は専用の処理装置によるデ
イジタル画像処理は、非線形処理が容易に行える
こと、プログラムにより処理が処理のパラメタが
変えられ、融通性に富んでいること等の特徴を有
しているため一般に用いられている。
的アナログ処理、デイジタル画像処理等があり、
この中で電子計算機又は専用の処理装置によるデ
イジタル画像処理は、非線形処理が容易に行える
こと、プログラムにより処理が処理のパラメタが
変えられ、融通性に富んでいること等の特徴を有
しているため一般に用いられている。
しかし、デイジタル画像処理の欠点として、計
算機を用いる場合には、１点ごとの順次処理のた
めに時間がかかることがあげられ、処理の高速化
のために既存のアレイプロセツサを利用すること
が行われているが、画像処理専用のプロセツサの
開発も行われている。
算機を用いる場合には、１点ごとの順次処理のた
めに時間がかかることがあげられ、処理の高速化
のために既存のアレイプロセツサを利用すること
が行われているが、画像処理専用のプロセツサの
開発も行われている。
画像処理専用のプロセツサでは、大容量の画像
メモリと一体化して使用することが転送時間を短
縮するために必要である。又局所並列形の処理方
式により高速化を図り、更に処理機能としては比
較的に単純で基本的であるが、計算機で行うと時
間を要する空間フイルタ、座標変換、データ変
換、論理フイルタ等を備え高速化を図つている。
メモリと一体化して使用することが転送時間を短
縮するために必要である。又局所並列形の処理方
式により高速化を図り、更に処理機能としては比
較的に単純で基本的であるが、計算機で行うと時
間を要する空間フイルタ、座標変換、データ変
換、論理フイルタ等を備え高速化を図つている。
将来さらに高度化、高速化を果たすために、上
記各機能を集積化すると共により高度化されるこ
とが要望されている。
記各機能を集積化すると共により高度化されるこ
とが要望されている。
第８図は画像処理専用プロセツサで用いられて
いるメデイアンフイルタの説明図、第９図は基本
的なソート回路構成図をそれぞれ示す。
いるメデイアンフイルタの説明図、第９図は基本
的なソート回路構成図をそれぞれ示す。
メデイアンフイルタは第８図１に示すように二
次元配列の画像データａに対して、ウインドｂを
例えばｃ方向に走査させ、ウインドｂ内に含まれ
る画素の中で真中の値を出力する論理フイルタで
ある。
次元配列の画像データａに対して、ウインドｂを
例えばｃ方向に走査させ、ウインドｂ内に含まれ
る画素の中で真中の値を出力する論理フイルタで
ある。
第８図２〜６はメデイアンフイルタの種類を示
すもので、例えば第８図２は３つの画素の画素デ
ータから斜線部分の真中の画素データを取出した
ことを示す。又第８図６は、３×３の画素データ
から斜線部分の真中の画素データを取出したこと
を示している。
すもので、例えば第８図２は３つの画素の画素デ
ータから斜線部分の真中の画素データを取出した
ことを示す。又第８図６は、３×３の画素データ
から斜線部分の真中の画素データを取出したこと
を示している。
一般に上記メデイアンフイルタの演算はソート
演算回路１にて行つている。ソート演算回路１は
第９図に示すように基本的には、ウインドの画素
数だけのフリツプフロツプ（以下F.Fと称する）
２，３と、コンパレータ（以下CMPと称する）
４と、マルチプレクサ（以下MPXと称する）５
とから構成されている。
演算回路１にて行つている。ソート演算回路１は
第９図に示すように基本的には、ウインドの画素
数だけのフリツプフロツプ（以下F.Fと称する）
２，３と、コンパレータ（以下CMPと称する）
４と、マルチプレクサ（以下MPXと称する）５
とから構成されている。
このソート演算回路１は、例えば８図２に示す
３つの画素ａ，ｂ，ｃを持つ画素データが所定
のクロツクにてF.F２，３に入力されると、
CPM４で比較した結果により、それらの画素デ
ータの例えば中間値を選ぶように、MPX５で選
択するセレクト信号をCMP４より出力し、真
中の画素ｂの値として出力画素データとして出
力する。
３つの画素ａ，ｂ，ｃを持つ画素データが所定
のクロツクにてF.F２，３に入力されると、
CPM４で比較した結果により、それらの画素デ
ータの例えば中間値を選ぶように、MPX５で選
択するセレクト信号をCMP４より出力し、真
中の画素ｂの値として出力画素データとして出
力する。
従来、実用化されているソート演算回路１は、
入力データを一度に入力して処理する方法と、１
個ずつ入力しながら処理する方法とがあるが、ソ
ートする入力データのサイズはソートするウイン
ドｂにより固定されたものであり、しかもウイン
ドｂ内から出力として取り出すべき画素データの
値の順位（最大値、中間値、又は最小値等）も固
定されたものである。又ソートする入力データの
サイズが大きくなるとそれに伴つてCPM４等の
設備個数を増やす必要がある等任意のデータサイ
ズ、任意の順位を出力する要請に対する柔軟性に
乏しく、又柔軟性を持たせる構成にするには構成
回路が大きくなり、コストアツプになる等の問題
点があつた。
入力データを一度に入力して処理する方法と、１
個ずつ入力しながら処理する方法とがあるが、ソ
ートする入力データのサイズはソートするウイン
ドｂにより固定されたものであり、しかもウイン
ドｂ内から出力として取り出すべき画素データの
値の順位（最大値、中間値、又は最小値等）も固
定されたものである。又ソートする入力データの
サイズが大きくなるとそれに伴つてCPM４等の
設備個数を増やす必要がある等任意のデータサイ
ズ、任意の順位を出力する要請に対する柔軟性に
乏しく、又柔軟性を持たせる構成にするには構成
回路が大きくなり、コストアツプになる等の問題
点があつた。
本発明は、上記問題点を解消した新規なソート
演算回路を実現することを目的とするものであ
り、該問題点は、一定ビツト長のデータを順次入
力しながら、所定条件の該入力データを順次出力
する回路であつて、シフトレジスタと、データ選
択手段と、演算セル部と、出力選択手段とを有
し、該シフトレジスタは、所要段数のレジスタを
有し、最近の各該入力データを、入力順に各該レ
ジスタに保持し、該データ選択手段は、所要段の
該レジスタの保持する該データを遅延データとし
て該演算セル部に送るように接続され、該演算セ
ル部は該入力データを保持し、該データ入力ごと
に、該遅延データと一致する該データの１つを削
除して、保持する該入力データについて所定のソ
ート演算を行つて、大きさに従う所定の順に配列
するように構成され、該出力選択手段は、該演算
セル部から、所要の該配列位置に保持する該入力
データを出力する本発明によるソート演算回路に
より解決される。
演算回路を実現することを目的とするものであ
り、該問題点は、一定ビツト長のデータを順次入
力しながら、所定条件の該入力データを順次出力
する回路であつて、シフトレジスタと、データ選
択手段と、演算セル部と、出力選択手段とを有
し、該シフトレジスタは、所要段数のレジスタを
有し、最近の各該入力データを、入力順に各該レ
ジスタに保持し、該データ選択手段は、所要段の
該レジスタの保持する該データを遅延データとし
て該演算セル部に送るように接続され、該演算セ
ル部は該入力データを保持し、該データ入力ごと
に、該遅延データと一致する該データの１つを削
除して、保持する該入力データについて所定のソ
ート演算を行つて、大きさに従う所定の順に配列
するように構成され、該出力選択手段は、該演算
セル部から、所要の該配列位置に保持する該入力
データを出力する本発明によるソート演算回路に
より解決される。
即ち、所定ビツト長のデータを所要の最大ウイ
ンドの大きさＮから定まるデータ個数だけ保持す
るシフトレジスタと、演算セル部とを設け、前記
ビツト長の１画素等ごとのデータを順次入力し
て、入力データをシフトレジスタに入力順にシフ
トさせて保持し、演算セル部には入力データと、
シフトレジスタから選ぶ１データとの２データを
入力し、シフトレジスタからは前のウインドの最
初のデータ、即ちｎ個のデータのウインドの場
合、シフトレジスタの入力側からｎ番目のレジス
タに保持されているデータを遅延データとして選
ぶように設定する。このようにして、演算セル部
では、逐次入力される入力データが例えば左から
大きさの順に配列されるようにして保持すると共
に、シフトレジスタからの遅延データを、そのデ
ータと同じデータの１つを演算セルから削除する
ように使用することによつて、配列された入力デ
ータが最新のウインド位置のデータに対応するよ
うに更新する。以上の動作により、演算セル部に
は常に入力データを最後のデータとする最新ウイ
ンドのデータについて、いわゆるソート演算が行
われて、データが大きさの順に並ぶことになるの
で、必要な出力値の順位により定まる位置のデー
タを出力として取り出すことにより、任意のサイ
ズ及び任意の順位で画素データを出力出来るソー
ト演算回路を簡易な方法で構成することが可能と
なる。
ンドの大きさＮから定まるデータ個数だけ保持す
るシフトレジスタと、演算セル部とを設け、前記
ビツト長の１画素等ごとのデータを順次入力し
て、入力データをシフトレジスタに入力順にシフ
トさせて保持し、演算セル部には入力データと、
シフトレジスタから選ぶ１データとの２データを
入力し、シフトレジスタからは前のウインドの最
初のデータ、即ちｎ個のデータのウインドの場
合、シフトレジスタの入力側からｎ番目のレジス
タに保持されているデータを遅延データとして選
ぶように設定する。このようにして、演算セル部
では、逐次入力される入力データが例えば左から
大きさの順に配列されるようにして保持すると共
に、シフトレジスタからの遅延データを、そのデ
ータと同じデータの１つを演算セルから削除する
ように使用することによつて、配列された入力デ
ータが最新のウインド位置のデータに対応するよ
うに更新する。以上の動作により、演算セル部に
は常に入力データを最後のデータとする最新ウイ
ンドのデータについて、いわゆるソート演算が行
われて、データが大きさの順に並ぶことになるの
で、必要な出力値の順位により定まる位置のデー
タを出力として取り出すことにより、任意のサイ
ズ及び任意の順位で画素データを出力出来るソー
ト演算回路を簡易な方法で構成することが可能と
なる。
以下本発明の要旨を第１図〜第７図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第１図は本発明に係るソート演算回路の一実施
例を示す概要図、第２図は本発明に係るソート演
算回路の一実施例を示すブロツクダイヤグラム、
第３図は本発明に係る演算セル間の接続図、第４
図は本発明に係る演算セルの構成図、第５図は論
理モジユールのテーブル構成図、第６図は論理モ
ジユールの回路構成図、第７図は本発明に係るソ
ート演算回路のタイムチヤート図をそれぞれ示
す。
例を示す概要図、第２図は本発明に係るソート演
算回路の一実施例を示すブロツクダイヤグラム、
第３図は本発明に係る演算セル間の接続図、第４
図は本発明に係る演算セルの構成図、第５図は論
理モジユールのテーブル構成図、第６図は論理モ
ジユールの回路構成図、第７図は本発明に係るソ
ート演算回路のタイムチヤート図をそれぞれ示
す。
尚全図を通じて同一記号は同一対象物又は内容
を示す。
を示す。
次に本実施例の動作を説明する。
第１図は第２図で示す回路構成を大規模集積回
路として作成したものを示し、26ピンの外部端子
により接続される。又ソート演算回路１の規模
は、8000ゲートで実現出来る容量である。
路として作成したものを示し、26ピンの外部端子
により接続される。又ソート演算回路１の規模
は、8000ゲートで実現出来る容量である。
尚26ピンの外部端子とは下記の各端子を言う。
即ち、８ビツトからなる入力データを入力する
端子DI０〜DI７、同じく８ビツトの出力データ
を出力する端子DO０〜DO７、外部からのク
ロツク信号を入力する端子＊CLK、フイルタサ
イズを指定する端子Ｓ０〜Ｓ２、出力データの
順位を指定する端子Ｏ０〜Ｏ３、電源を供給する
＋5V端子、GND端子の計26ピンの端子である。
即ち、８ビツトからなる入力データを入力する
端子DI０〜DI７、同じく８ビツトの出力データ
を出力する端子DO０〜DO７、外部からのク
ロツク信号を入力する端子＊CLK、フイルタサ
イズを指定する端子Ｓ０〜Ｓ２、出力データの
順位を指定する端子Ｏ０〜Ｏ３、電源を供給する
＋5V端子、GND端子の計26ピンの端子である。
ソートされる入力データは端子DI０〜DI７
から入力バツフア６を経由してシフトレジスタ８
と演算セル部１０に入力される。尚第２図以降に
示す各リード線の括弧内の数値はビツト数を示
す。
から入力バツフア６を経由してシフトレジスタ８
と演算セル部１０に入力される。尚第２図以降に
示す各リード線の括弧内の数値はビツト数を示
す。
シフトレジスタ８はフイルタのサイズ（例え
ば、本実施例では最大９バイト）だけ容量を持
ち、入力データが入力されるたびに端子＊
CLKから入力する外部の所定クロツクにより格
納される入力データをシフトさせる。
ば、本実施例では最大９バイト）だけ容量を持
ち、入力データが入力されるたびに端子＊
CLKから入力する外部の所定クロツクにより格
納される入力データをシフトさせる。
シフトレジスタ８から出力される所定サイズの
データは、８対１のMPX９を経由して演算セル
部１０に出力される。MPX９はフイルタのサイ
ズにより、ｎ画素なら左からｎ番目のシフトレジ
スタ８の出力を選択するもので、そのサイズの指
定は端子Ｓ０〜Ｓ２より行われる。
データは、８対１のMPX９を経由して演算セル
部１０に出力される。MPX９はフイルタのサイ
ズにより、ｎ画素なら左からｎ番目のシフトレジ
スタ８の出力を選択するもので、そのサイズの指
定は端子Ｓ０〜Ｓ２より行われる。
入力データとシフトレジスタ８からの遅延デ
ータは全ての演算セル１０ａ〜１０ｉに接続さ
れ、演算セル部１０に格納されているデータとの
比較（例えば、データに付加されている記号の大
小等の比較）を行う。
ータは全ての演算セル１０ａ〜１０ｉに接続さ
れ、演算セル部１０に格納されているデータとの
比較（例えば、データに付加されている記号の大
小等の比較）を行う。
尚演算セル部１０内の各演算セル１０ａ〜１０
ｉのデータは隣同志にデータ転送が行えるように
構成されている。又格納されているデータと比較
した結果、データの大きい順に各演算セル１０ａ
〜１０ｉ内第４図に示すレジスタ１６に格納（例
えば、１０ａから順に）される。
ｉのデータは隣同志にデータ転送が行えるように
構成されている。又格納されているデータと比較
した結果、データの大きい順に各演算セル１０ａ
〜１０ｉ内第４図に示すレジスタ１６に格納（例
えば、１０ａから順に）される。
９対１のMPX１１は９個の演算セル１０ａ〜
１０ｉに格納されているデータを選択するもの
で、デコーダ１２を経由して端子Ｏ０〜Ｏ３で設
定した順位の演算セルのレジスタ１６の出力をバ
ツフア１３に取り出して、出力データとして送
出する。
１０ｉに格納されているデータを選択するもの
で、デコーダ１２を経由して端子Ｏ０〜Ｏ３で設
定した順位の演算セルのレジスタ１６の出力をバ
ツフア１３に取り出して、出力データとして送
出する。
第３図は各演算セル１０ａ〜１０ｉ間の接続例
を示すもので、これによれば演算セル１０ａ〜１
０ｉ間はそれぞれ双方向20ビツトの接続ですむ。
即ち、例えば演算セル１０ｂで見た場合、演算セ
ル１０ｃの出力データＲが８ビツト、演算セル１
０ａの出力データＬが８ビツト、演算セル１０ｃ
の比較信号RA，RBが各１ビツト、演算セル１
０ａの比較信号LA，LBが各１ビツトである。
を示すもので、これによれば演算セル１０ａ〜１
０ｉ間はそれぞれ双方向20ビツトの接続ですむ。
即ち、例えば演算セル１０ｂで見た場合、演算セ
ル１０ｃの出力データＲが８ビツト、演算セル１
０ａの出力データＬが８ビツト、演算セル１０ｃ
の比較信号RA，RBが各１ビツト、演算セル１
０ａの比較信号LA，LBが各１ビツトである。
尚信号Ａ，Ｂは比較信号LA，LB及びRA，
RBの出力側を示す。又各演算セル１０ａ〜１０
ｉは上記の他に、入力データ、MPX９からの
遅延データ、出力データの各端子及びクロツク
端子を持つため計45ビツトの接続となる。
RBの出力側を示す。又各演算セル１０ａ〜１０
ｉは上記の他に、入力データ、MPX９からの
遅延データ、出力データの各端子及びクロツク
端子を持つため計45ビツトの接続となる。
第４図は各演算セル１０ａ〜１０ｉの内部構成
を示すもので、２つのCMP４（８ビツト用）、４
対１のMPX１５、論理モジユール１４及び内部
レジスタ１６とから構成されている。
を示すもので、２つのCMP４（８ビツト用）、４
対１のMPX１５、論理モジユール１４及び内部
レジスタ１６とから構成されている。
この演算セル１０ａ〜１０ｉは、入力データ
Ｉ及び遅延データＤと内部レジスタ１６に格納
されている内部データＳとを２つのCMP４で比
較し、左右のセルの比較結果も合わせて６ビツト
の信号を作成し、その６ビツトの信号を入力
とする論理演算を論理モジユール１４で行い、そ
の出力結果２ビツトを用いてMPX１５を制御す
る。
Ｉ及び遅延データＤと内部レジスタ１６に格納
されている内部データＳとを２つのCMP４で比
較し、左右のセルの比較結果も合わせて６ビツト
の信号を作成し、その６ビツトの信号を入力
とする論理演算を論理モジユール１４で行い、そ
の出力結果２ビツトを用いてMPX１５を制御す
る。
MPX１５は内部データＳ、入力データＩ、
左隣の演算セルの内部データＬ、右隣の演算セル
の内部データＲが選択出来るようになつており、
選択されたデータは次のタイミングで内部レジス
タ１６に格納される。尚記号Ｄは遅延データ、
信号Ｏ（オー）は隣接演算セルへＬ又はＲとして
送られ、又MPX１１へ送られる出力データをそ
れぞれ示す。
左隣の演算セルの内部データＬ、右隣の演算セル
の内部データＲが選択出来るようになつており、
選択されたデータは次のタイミングで内部レジス
タ１６に格納される。尚記号Ｄは遅延データ、
信号Ｏ（オー）は隣接演算セルへＬ又はＲとして
送られ、又MPX１１へ送られる出力データをそ
れぞれ示す。
第５図は論理モジユール１４における６入力２
出力の論理を決定する論理テーブルを示し、第６
図はそれを実現した回路構成を示す。なお、演算
セルの内部データは大きい順に左から並んでいる
ので、LAとＡとRAとが取る値の組も合わせ、
及びLBとＢとRBとが取る値の組み合わせは、そ
れぞれ４通りしか無く、従つて入力条件の欄に示
すように、両者を組み合わせて16通りの場合があ
る。且つRBについては実際には条件に入れなく
てよい。
出力の論理を決定する論理テーブルを示し、第６
図はそれを実現した回路構成を示す。なお、演算
セルの内部データは大きい順に左から並んでいる
ので、LAとＡとRAとが取る値の組も合わせ、
及びLBとＢとRBとが取る値の組み合わせは、そ
れぞれ４通りしか無く、従つて入力条件の欄に示
すように、両者を組み合わせて16通りの場合があ
る。且つRBについては実際には条件に入れなく
てよい。
尚第５図は６ビツトの信号を入力条件とし、
２ビツト（第６図で示すＸ、Ｙ）を出力Sn
（MPX１５を制御する信号）として論理テーブル
を構成している。第５図１〜４は設定した論理条
件に対する出力Snの条件を示す。図のデータの
表示でSnは新しい内部データＳの値を示し、等
号の右辺は内部データに設定されるべき現在の、
自身又は隣接演算セルのＳ又は入力データＩの値
を示す。例えば第５図の３の条件は、LA＝１な
ので左隣で保持する内部データＳが入力データＩ
以下であり、且つLB＝０なので左隣のＳが遅延
データＤより大きい場合であつて、この場合には
左側の何れかの演算セルに新入力データが入るよ
うに、左隣のＳであるＬを新しい内部データＳと
することにより右へシフトする。又、２の第３の
条件は、Ｉに対しては自身のＳはＩ以下で、左隣
のＳがＩより大であり、Ｄに対しては自身のＳは
Ｄ以下で、左隣のＳがＤより大であるので、この
自身のＳはＤに等しい場合であり、元のＳは除か
れてＩがＳに設定される。
２ビツト（第６図で示すＸ、Ｙ）を出力Sn
（MPX１５を制御する信号）として論理テーブル
を構成している。第５図１〜４は設定した論理条
件に対する出力Snの条件を示す。図のデータの
表示でSnは新しい内部データＳの値を示し、等
号の右辺は内部データに設定されるべき現在の、
自身又は隣接演算セルのＳ又は入力データＩの値
を示す。例えば第５図の３の条件は、LA＝１な
ので左隣で保持する内部データＳが入力データＩ
以下であり、且つLB＝０なので左隣のＳが遅延
データＤより大きい場合であつて、この場合には
左側の何れかの演算セルに新入力データが入るよ
うに、左隣のＳであるＬを新しい内部データＳと
することにより右へシフトする。又、２の第３の
条件は、Ｉに対しては自身のＳはＩ以下で、左隣
のＳがＩより大であり、Ｄに対しては自身のＳは
Ｄ以下で、左隣のＳがＤより大であるので、この
自身のＳはＤに等しい場合であり、元のＳは除か
れてＩがＳに設定される。
又第６図１はブロツクダイヤグラムを示し、こ
のブロツクダイヤグラムは７個のNAND回路１
７と４個のNOT回路１８から構成している。又
第６図２は６ビツトの信号を入力した場合の２
ビツト出力Ｘ、Ｙの演算例を示す。第６図３は作
成した出力Ｘ、Ｙ（“０”又は“１”）の組合せに
よりMPX１５が選択する信号例を示す。
のブロツクダイヤグラムは７個のNAND回路１
７と４個のNOT回路１８から構成している。又
第６図２は６ビツトの信号を入力した場合の２
ビツト出力Ｘ、Ｙの演算例を示す。第６図３は作
成した出力Ｘ、Ｙ（“０”又は“１”）の組合せに
よりMPX１５が選択する信号例を示す。
第７図は実施例において中間値を出力とする場
合のタイムチヤートを示し、第７図１は端子＊
CLKから入力する外部クロツク、第７図２は入
力データ、第７図３〜６は出力データの状況
をそれぞれ示す。
合のタイムチヤートを示し、第７図１は端子＊
CLKから入力する外部クロツク、第７図２は入
力データ、第７図３〜６は出力データの状況
をそれぞれ示す。
例えば、第７図３はフイルタサイズが３の場合
で、出力データは２クロツク分遅れて出力さ
れ、第７図６はフイルタサイズが９の場合で、出
力データは５クロツク分遅れて出力されたこと
をそれぞれ示す。即ち、ウインドのサイズの個数
のデータが左端から大きさの順に並び、その中央
の演算セルから中間値を得るので、その位置まで
有効な入力データが入力されるまで遅れて出力が
開始される。なお、シフトレジスタ８及び全演算
セルのレジスタは１６は、０に初期設定されるも
のとする。
で、出力データは２クロツク分遅れて出力さ
れ、第７図６はフイルタサイズが９の場合で、出
力データは５クロツク分遅れて出力されたこと
をそれぞれ示す。即ち、ウインドのサイズの個数
のデータが左端から大きさの順に並び、その中央
の演算セルから中間値を得るので、その位置まで
有効な入力データが入力されるまで遅れて出力が
開始される。なお、シフトレジスタ８及び全演算
セルのレジスタは１６は、０に初期設定されるも
のとする。
以上のような本発明によれば、ソートするウイ
ンドの大きさを任意に指定出来、しかも任意の順
位を出力出来るソート演算回路を１チツプの大規
模集積回路として提供出来る。
ンドの大きさを任意に指定出来、しかも任意の順
位を出力出来るソート演算回路を１チツプの大規
模集積回路として提供出来る。
第１図は本発明に係るソート演算回路の一実施
例を示す概要図、第２図は本発明に係るソート演
算回路の一実施例を示すブロツクダイヤグラム、
第３図は本発明に係る演算セル間の接続図、第４
図は本発明に係る演算セルの構成図、第５図は論
理モジユールのテーブル構成図、第６図は論理モ
ジユールの回路構成図、第７図は本発明に係るソ
ート演算回路のタイムチヤート図、第８図は画像
処理専用プロセツサで用いられているメデイアン
フイルタの説明図、第９図は基本的なソート回路
構成図、をそれぞれ示す。 図において、１はソート演算回路、２，３はF.
F回路、４はCMP、５，９，１１，１５は
MPX、６は入力バツフア、７はインバータ、８
はシフトレジスタ、１０は演算セル部、１０ａ〜
１０ｉは演算セル、１２はデコーダ、１３は出力
バツフア、１４は論理モジユール、１６は内部レ
ジスタ、１７はNAND回路、１８はNOT回路、
をそれぞれ示す。
例を示す概要図、第２図は本発明に係るソート演
算回路の一実施例を示すブロツクダイヤグラム、
第３図は本発明に係る演算セル間の接続図、第４
図は本発明に係る演算セルの構成図、第５図は論
理モジユールのテーブル構成図、第６図は論理モ
ジユールの回路構成図、第７図は本発明に係るソ
ート演算回路のタイムチヤート図、第８図は画像
処理専用プロセツサで用いられているメデイアン
フイルタの説明図、第９図は基本的なソート回路
構成図、をそれぞれ示す。 図において、１はソート演算回路、２，３はF.
F回路、４はCMP、５，９，１１，１５は
MPX、６は入力バツフア、７はインバータ、８
はシフトレジスタ、１０は演算セル部、１０ａ〜
１０ｉは演算セル、１２はデコーダ、１３は出力
バツフア、１４は論理モジユール、１６は内部レ
ジスタ、１７はNAND回路、１８はNOT回路、
をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 一定ビツト長のデータを順次入力しながら、
所定条件の該入力データを順次出力する回路であ
つて、 シフトレジスタと、データ選択手段と、演算セ
ル部と、出力選択手段とを有し、 該シフトレジスタは、所要段数のレジスタを有
し、最近の各該入力データを、入力順に各該レジ
スタに保持し、 該データ選択手段は、所要段の該レジスタの保
持する該データを遅延データとして該演算セル部
に送るように接続され、 該演算セル部は該入力データを保持し、該デー
タ入力ごとに、該遅延データと一致する該データ
の１つを削除して、保持する該入力データについ
て所定のソート演算を行つて、大きさに従う所定
の順に配列するように構成され、 該出力選択手段は、該演算セル部から、所要の
該配列位置に保持する該入力データを出力するこ
とを特徴とするソート演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22558884A JPS61117663A (ja) | 1984-10-26 | 1984-10-26 | ソ−ト演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22558884A JPS61117663A (ja) | 1984-10-26 | 1984-10-26 | ソ−ト演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117663A JPS61117663A (ja) | 1986-06-05 |
| JPH0325826B2 true JPH0325826B2 (ja) | 1991-04-09 |
Family
ID=16831663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22558884A Granted JPS61117663A (ja) | 1984-10-26 | 1984-10-26 | ソ−ト演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117663A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114808A (ja) * | 1985-11-12 | 1987-05-26 | Dainichi Kiko Kk | フロ−テイング式回転ツ−ル |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592942A (en) * | 1979-01-08 | 1980-07-14 | Mitsubishi Electric Corp | Sorting unit |
| JPS57137939A (en) * | 1981-02-18 | 1982-08-25 | Univ Kyoto | Parallel counting and sorting method and its circuit |
-
1984
- 1984-10-26 JP JP22558884A patent/JPS61117663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117663A (ja) | 1986-06-05 |
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