JPH03259618A - カウンタのテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要） 大規模集積回路化されたカウンタの良／不良をテストす
る方式に関し、 テストデータのパターン数及びテストピンの削減を目的
とし、 カウント値を出力する記憶素子と、該記憶素子の出力カ
ウント値と所定値とを加算する加算器とを有するカウン
タのテスト方式において、前記カウンタの機能のテスト
のためのパターンデータを発生するパターン発生回路と
、テストモード時は該パターン発生回路の出力パターン
を選択して前記記憶素子に供給し、ノーマルモード時は
前記加算器の出力データを選択して該記憶素子に供給す
るセレクタとを有し、該セレクタを介して入力される該
加算器の出力データを一部クロック数カウントする毎に
該記憶素子の出力カウント値が桁上げするように前記パ
ターン発生回路のパターンを設定してテストを行なうよ
う構成する。

〔産業上の利用分野〕

本発明はカウンタのテスト方式に係り、特に大規模集積
回路化されたカウンタの良／不良をテストする方式に関
する。

大規模集積回路（ＬＳＩ＞の出荷時には、その出荷に先
立ちしＳｌ内部の断線等がある不良品であるか、不良個
所のない良品であるかの検査がＬＳＩテスタを用いて行
なわれる。この検査結果は、設計者が作成してＬＳＩテ
スタに入力するテストデータのできに左右されるため、
設計者は不良品をより精度良く検出できるようなテスト
データを作威しなければならない。

ところが、ＬＳＩテスタに入力するテストデータ数には
、ＬＳＩテスタ内のテストデータ格納用メモリの記憶容
量の制約に伴って制限がある。このため、上記のテスト
データを作成しても多ビットのカウンタの場合には全て
のカウント値をテストすることができない。従って、多
ビットのカウンタの良／不良をテストするにはテストデ
ータ数を減らすことが要求される。

（従来の技術） 第５図は従来のカウンタのテスト方式の一例の構成図を
示す。同図中、ＬＳＩ内のｎピッ１ヘカウンタ１は＋１
又は−１の加算機能を有する組合せ回路２とスキャンマ
クロ３１〜３Ｔｌとから大略構成されている。組合せ回
路２は入力端子Ｐ１．出力端子ＰＯに接続されている。

一方、シリアルイン入力端子ＳＤＩはアンプ４を介して
スキャンマクロ３１のＳＩ端子に接続され、またテスト
クロックＸＴＣＸ入力端子、シフトクロックＸＡＣＫ入
力端子、シフトクロックＢＧＫ入力端子は夫々インバー
タ５．６．７を介してスキャンマクロ３１〜３Ｔｌのテ
ストクロックモード用シフトクロック入力端子Ｉ目、ス
キャンモード用シフトクロック入力端子Ａ、Ｂの各端子
に接続されている。

更にスキャンマクロ３ＴｌのＱ出力端子はアンプ８を介
してシリアルアウト出力端子ＳＤＯに接続されている。

かかる構成のｎビットカウンタ１において、テストモー
ドか通常のカウンタ動作を行なうノーマルモードかをシ
フトクロックＸＡＣＫとＢＣＫ１７Ｊ２ビットで定め、
ノーマルモード時にはスキャンマクロ３１〜３Ｔｌを７
リツプフロツプやラッチ等の記憶素子として作動させる
が、テストモード時にはスキャンマクロ３１〜３Ｔｌを
シリアルイン・シリアルアウトのシフトレジスタとして
構成し、シフトクロックＸＡＣＫ、ＢＧＫ端子よりシフ
トクロックを入力すると共に、テストデータをシリアル
イン入力端子ＳＤＩにシリアルに入力し、シリアルアウ
ト出力端子ＳＤＯよりデータをシリアルに取り出しくス
キャンモード）、シかる後にスキャンマクロ３１〜３ｎ
をあたかも外部端子の一部のようにみなし、テストクロ
ック端子ＸＴＣＫよりクロックを与えつつスキャンマク
ロ３１〜３ｎからのデータと一般入力とにまりカウンタ
１内を動作させる〈テストクロックモード）。そして再
び上記のスキャンモードとしてスキャンマクロ３１〜３
ＴｌのデータをＳＤＯ端子へシリアル出力すると同時に
、テストデータをＳＤＩ入力端子からスキャンマクロ３
１〜３Ｔｌへ入力する。

以下、上記のテストクロックモードとスキャンモードと
を交互に繰り返してｎビットカウンタ１を動作させ、テ
ストを行なう。

このようなテスト方式はシリアルスキャンパス方式と呼
ばれ、ＬＳＩテスタのテストデータ数にＩＩ約があって
も、断線等が起りうる可能性がある部分を計算機が探し
、その断線等を検出するためのテストデータを計算機で
自動発生し、それを上記テストクロックモード時に１８
１テスタを介してカウンタ１の入力ピンに入力してスキ
ャンモードとした後シフトクロックモードに切換えて次
のテストデータを入力することを繰り返しているため、
より多ビットのカウンタでも正確に良／不良のテストが
できる。

〔発明が解決しようとする課題） しかるに、上記の従来のシリアルスキャンパスによるテ
スト方式では、ＬＳＩの断線、ショート等の故障テスト
のためのデータを、計算機が自動発生しているだけであ
り、故障テストはできるが、カウンタとしての機能をテ
ストすることはできない。従って、機能テストのために
はやはり別途２Ｔｌのテストデータのパターン数が必要
であり、ＬＳＩテスタを使用しないで機能テストをせざ
るを得す、テスト時間が長くかかつてしまう。また、通
常動作のためのピン以外に、テストのためにＳＤＩ、Ｘ
ＴＣＫ、ＸＡＣＫ、ＢＣＫ及びＳＤＯの５つのピンが増
えてしまう。

本発明は以上の点に鑑みなされたもので、テストデータ
のパターン数及びテストピンの削減を実現できるカウン
タのテスト方式を提供することを目的とする。

（課題を解決するための手段） 第１図は本発明の原理構成図を示す。同図中、１０はカ
ウンタで、カウント値を出力する記憶素子１１と、所定
値と記憶素子１１の出力カウント値とを加算する加算器
１２とを有する。本発明はこのカウンタ１０をテストす
るために付加回路２０として、パターン発生回路２１と
セレクタ２２とを設け、テストモード時にパターン発生
回路２１の出力パターンデータを記憶素子１１へ供給し
、ノーマルモード時は加算器１２の出力データを選択し
て記憶素子１１へ供給する。

上記のパターン発生回路２１の出力パターンデータは記
憶素子１１が一部クロック数カウントする毎に出力カウ
ント値が桁上げするような値に設定される。

〔作用） テストピン３０を介して入力されるテスト信号はパター
ン発生回路２１及びセレクタ２２に入力される。このテ
スト信号は第２図に示すように例えばローレベルのとき
はノーマルモードでセレクタ２２を常時加算器１２の出
力データを選択出力させるようにし、テストモード時に
は端子３１に入力される第２図に示すクロックに同期し
てハイレベルからローレベルへ変化する。

テスト信号がハイレベルのときはパターン発生回路２１
のパターンデータがセレクタ２２により選択出力されて
記憶素子１１に入力されロードされる。そして、テスト
信号がローレベルに変化し、セレクタ２２を加算器１２
の出力データ選択状態に切換え、その状態でクロックが
入力されると加算器１２の出力データはロードされたパ
ターンデータの値に所定値（例えば“１′）だけ加算し
た値へ変化し、その加算値が記憶素子１１に記憶される
。記憶素子１１の出力カウント値は再び加算器１２へ入
力される。

ここで、パターン発生回路２１の出力パターンデータは
最初は第３図（Ａ＞に示す如くオール″゛Ｏ″であるか
ら、そのオール“０”が記憶素子１１にロード後クロッ
クが１回入力されると記憶素子１１の出力カウント値が
第３図（Ａ＞の「カウント１」に示す如く最下位ビット
が“１”となる。そしてクロックがもう１回入力される
と記憶素子１１の出力カウント値は第３図（Ａ）の「カ
ウント２」に示す如く最下位ビットの１″に１”が加算
されることにより桁上げが行なわれ、下から２ビツト目
の値だけが１１１　Ｉ＋となる。

このように、テスト信号はテストモード時は第２図に示
すように１クロック周期ハイレベルに変化した後、２ク
ロック周期の期間ローレベルで再びハイレベルに変化す
る、３クロック周期で変化する。従って、記憶素子１１
の出力カウント値が桁上げにより下から２ビツト目の値
が“］″になると、今度はテスト信号がハイレベルに変
化するため、記憶素子１１には第３図（Ｂ）に示す如く
パターン発生回路２１から次のパターンデータ、すなわ
ち下から２ビツト目のみが′１″のデータがロードされ
る。しかる後にテスト信号が２クロック周期の間口−レ
ベルとなるため、上記出力カウント値はクロックが１回
入力された時点で第３図（Ｂ）に「カウント１」で示す
値となり、クロックがもう１回入力された時点で同図（
Ｂ）の「カウンタ２」に示す如く所定値゛１”の加算に
より桁上げが行なわれ、下から３ビツト目のみ“１”の
値に変化する。

以下、上記と同様にして第３図（Ｃ）〜（Ｇ）・・・に
示す如く、記憶素子１１にロードされるパターン発生回
路２１の出力パターンデータが変化し、クロックが２回
入力される毎に出力カウント値の桁上げが行なわれる。

従って、桁上げが行なわれたか否かにより、カウンタ１
０の機能が正常であるか否かのテストができる。

このように、本発明ではｎビットカウンタ１０のテスト
のために、１ビット当り「ロード」。

「カウント１」及び「カウント２」の計３パターン必要
であるから、ｎビットではｎｘ３パターンだけでテスト
ができる。クロック端子３１はもともと存在するビンで
あるから、テストのために付加されるピンはテストピン
３０だけで済む。

〔実施例〕

第４図は本発明の一実施例の回路図を示す。同図中、第
１図と同一構成部分には同一符号を付し、その説明を省
略する。第４図において、４１及び４２は夫々シフトレ
ジスタで、例えば型名７４「３１６４のＩＣにより構成
されており、シフトレジスタ４１の８ビツト出力端子Ｑ
Ａ”□Ｑ＋のうちＱＨが次段のシフトレジスタ４２のＡ
、８入力端子に接続されることにより、前記パターン発
生回路２１を構成している。また、シフトレジスタ４１
及び４２のクロック端子はテストピン３０に接続されて
いる。

また、４３．４４．４５及び４６は夫々パラレルロード
式の４ビツトバイナリカウンタで、例えば型名７４Ｌ８
１６１により構成されており、バイナリカウンタ４３〜
４６は前段のバイナリカウンタ４３〜４５のキャリイア
ウド端子ＣＯが次段のバイナリカウンタ４４〜４６のイ
ネーブル端子ＥＮに接続する縦続接続により、全体とし
て１６ビツトバイナリカウンタを構成している。更に、
このバイナリカウンタ４３〜４６は前記した記憶素子１
１及び加算器１２からなるカウンタ１０の機能に加えて
、前記したセレクタ２２の機能も有している。

また、シフトレジスタ４１の８ビット出力端子ＱＡ〜Ｑ
１．、ｌのうち最下位ビットの出力端子ＱＡはどこにも
接続されておらず、残りの７ビツトの出力端子Ｑｅ〜Ｑ
目のうち０８〜Ｑｏがバイナリカウンタ４３の入力端子
Ｂ〜Ｄに接続され、ＱＥ〜ＱＨがバイナリカウンタ４４
の入力端子Ａ−Ｄに接続されている。更にシフトレジス
タ４２の８ビット出力端子ＱＡ−ＱＨのうち４ビツトず
つが、バイナリカウンタ４５．４６の各入力端子Ａ〜Ｄ
に接続されている。

テストピン３０はインバータ４７を介してバイナリカウ
ンタ４３〜４６の各ロード端子りに夫々接続されている
。また、クロック端子３１はバイナリカウンタ４３〜４
６の各クロック端子ＣＫに夫々接続されている。

次に、本実施例の動作について説明する。まず、初期状
態ではシフトレジスタ４１及び４２は夫々リセットされ
ている。この状態でテストピン３０の入力テスト信号が
ハイレベルに変化すると、シフトレジスタ４１及び４２
のうち４１の出力端子ＱＡのみが“１″となるが、残り
の１５ビツトはオール゛０”であり、かつ、バイナリカ
ウンタ４３の入力端子Ａは°゛００パ定されているから
、バイナリカウンタ４３〜４６の各々には“Ｏ″がロー
ドされ、その結果、バイナリカウンタ４３〜４６よりな
る１６ビツトバイナリカウンタのカウント値は第３図（
Ａ＞に「ロード値」として示したようにオール゛Ｏ１１
となる（なお、第３図では便宜上、１６ビツトのうち下
側の８ビツトのみ示しである）。

次にテスト信号がローレベルとなり、かつ、クロックが
入力されると、バイナリカウンタ４３のみ１”だけカウ
ントアツプし、１６ビツトバイナリカウンタのカウント
値のＬＳＢの値が第３図（Ａ）の「カウント１」に示し
たように“１″となる。続いて、クロックがもう一度入
力されると、バイナリカウンタ４３のみ更に′１″だけ
カウントアツプし、１６ビツトバイナリカウンタのカウ
ント値が第３図（Ａ＞の「カウント２」に示したように
ＬＳＢの値が０′°で下から２ビツト目が”　１　”と
なり、桁上げがなされる。

次に一テスト信号がハイレベルになるとシフトレジスタ
４１．４２が１ビツトシフトされてシフトレジスタ４１
のＱｓ出力端子が“１”となるため、バイナリカウンタ
４３の入力端子Ｂの入力データが１″となり、１６ビツ
トバイナリカウンタには第３図（Ｂ）に「ロード値」と
して示したように下から２ビツト目のみ′１”の値がロ
ードされる。

従って、テスト信号が次にローレベルになり、その状態
でクロック信号が１回入力されると上記１６どットカウ
ンタのカウント値は第３図（Ｂ）に１カウント１」で示
す如くになり、また更に次のクロック信号の入力により
同図（Ｂ）に「カウント２」で示す値になり、下から２
ビツト目の値が桁上りする。

以下、上記と同様の動作が繰り返され、上記の「ロード
値」、「カウント１Ｊ、「カウント２」の多値は第３図
（Ｃ）〜に示す如く変化していく。

このように、本実施例によればテストのために付加され
るピンはテストピン３０のみであり、しかもカウンタと
しての機能のテストが、４８（＝１６Ｘ３）パターンで
テストすることができ、従来の２１６パターンに比べて
大幅にパターン数を低減することができる。

〔発明の効果〕

上述の如く、本発明によれば、カウンタが記憶素子と加
算器から構成していることを利用して１ビツト毎の桁上
げを確認することで、ｎビットのカウンタの機能のテス
トをｎｘ３パターンと、従来の２１パターンに比べて大
幅に低減することができ、従って、ＬＳＩテスタを使用
してカウンタの機能のテストをすることができると共に
テスト時間を短縮することができ、またスキャンパス方
式に比べてテストのために必要なピン数を削減すること
かできるため、ｍｌのピン数の削減に寄与することがで
き、以上まりカウンタがあるＬＳＩの不良品の混入率を
大幅に減らすことができ、上記しＳｌの信頼性向上に寄
与するところ大である等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の動作説明用タイムチャート、第３図は
第１図の作用説明図、 第４図は本発明の一実施例の回路図、 第５図は従来のテスト方式の一例の構成図である。 ２２はセレクタ、 ３０はテストピン、 ３１はクロック入力端子 を示す。

Claims (1)

1. 【特許請求の範囲】 基準クロックに従ってデータを入力し、カウント値を出
   力する記憶素子（１１）と、該記憶素子（１１）の出力
   カウント値と所定値とを加算する加算器（１２）とを有
   するカウンタ（１０）のテスト方式において、 前記カウンタ（１０）の機能のテストのためのパターン
   データを発生するパターン発生回路（２１）と、 テストモード時は該パターン発生回路（２１）の出力パ
   ターンを選択して前記記憶素子（１１）に供給し、ノー
   マルモード時は前記加算器（１２）の出力データを選択
   して該記憶素子（１１）に供給するセレクタ（２２）と
   、 を有し、該セレクタ（２２）を介して入力される該加算
   器（１２）の出力データを一定クロック数カウントする
   毎に該記憶素子（１１）の出力カウント値が桁上げする
   ように前記パターン発生回路（２１）のパターンを設定
   してテストを行なうことを特徴とするカウンタのテスト
   方式。