JPH03261820A - ディジタルｒ／ｄ変換器 - Google Patents
ディジタルｒ／ｄ変換器Info
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- JPH03261820A JPH03261820A JP5813390A JP5813390A JPH03261820A JP H03261820 A JPH03261820 A JP H03261820A JP 5813390 A JP5813390 A JP 5813390A JP 5813390 A JP5813390 A JP 5813390A JP H03261820 A JPH03261820 A JP H03261820A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ、産業上の利用分野
本発明は、ディジタルＲ／Ｄ変換器に関し、特に、Ａ／
Ｄ変換器以外の全ての回路系をディジタル回路で構成し
、例えば、グー１〜アレイ化することによりコストの低
減を実現することができるようにするための新規な改良
に関する。
Ｄ変換器以外の全ての回路系をディジタル回路で構成し
、例えば、グー１〜アレイ化することによりコストの低
減を実現することができるようにするための新規な改良
に関する。
ｂ、従来の技術
従来、用いられていたこの種のＲ／Ｄ変＃！！！！器と
しては神々あるが、その中で代表的な構成について述べ
ると、第２図に示す本出願人が社内で製造していた構成
を挙げることができる。
しては神々あるが、その中で代表的な構成について述べ
ると、第２図に示す本出願人が社内で製造していた構成
を挙げることができる。
すなわち、第２図において符号１で示されるものはスコ
ツトトランスであり、このスコツトトランス１の入力側
に設けられた第１入力端子Ｓ。
ツトトランスであり、このスコツトトランス１の入力側
に設けられた第１入力端子Ｓ。
第２入力端子Ｓ２、第３入力端子Ｓ、には、シンクロ信
号１ａが入力され、このスコツト１〜ランス１の第１出
力端子Ｓ４および第２出力端子Ｓ、がら得られたレゾル
バ信号１ｂ、ｌｃは象限選択回路２に入力されている。
号１ａが入力され、このスコツト１〜ランス１の第１出
力端子Ｓ４および第２出力端子Ｓ、がら得られたレゾル
バ信号１ｂ、ｌｃは象限選択回路２に入力されている。
前記スコツトトランス１に設けられたリファレンス用ト
ランスＩＡには、リファレンス入力信号１ｄを入力する
ための入力端子Ｒ，，Ｒ，が設けられており、このリフ
ァレンス用トランス１Ａの出力端子Ｒ１には、リファレ
ンス信号ＲＥＦが出力される。
ランスＩＡには、リファレンス入力信号１ｄを入力する
ための入力端子Ｒ，，Ｒ，が設けられており、このリフ
ァレンス用トランス１Ａの出力端子Ｒ１には、リファレ
ンス信号ＲＥＦが出力される。
前記象限選択回Ｉ＃Ｉ２から得られるｓｉｎ波の第１出
力ＡおよびｅＯ８波の第２出力Ｂは、第１．第２Ｄ／Ａ
変換器３．４に入力されて、ｅＯ８φ とｓｉｎφが掛
けられ、この第１Ｄ／Ａ変換器３の第１出力３ａと第２
Ｄ／Ａ変換器４の第２出力４ａが加減算器５に入力され
る。
力ＡおよびｅＯ８波の第２出力Ｂは、第１．第２Ｄ／Ａ
変換器３．４に入力されて、ｅＯ８φ とｓｉｎφが掛
けられ、この第１Ｄ／Ａ変換器３の第１出力３ａと第２
Ｄ／Ａ変換器４の第２出力４ａが加減算器５に入力され
る。
前記加減算器５からの出力信号５ａは、前記リファレン
ス信号ＲＥＦが入力される同ｗＩ整流部６を介してＶＣ
Ｏからなる発振器７に入力され、この発振器７からのパ
ルス出カフａがカウンタ８に入力されている。
ス信号ＲＥＦが入力される同ｗＩ整流部６を介してＶＣ
Ｏからなる発振器７に入力され、この発振器７からのパ
ルス出カフａがカウンタ８に入力されている。
従来のＲ／Ｄ変換器は、前述したように構成されており
、以下に、その動作について説明する。
、以下に、その動作について説明する。
まず、スコツトトランス１に入力されたシンクロ信号１
ａは、レゾルバ信号１ｂに変換されて象限選択回路２を
介して、第１出力Ａおよび第２出力Ｂとして第１Ｄ／Ａ
変換器３および第２Ｄ／Ａ変換器４に入力される。
ａは、レゾルバ信号１ｂに変換されて象限選択回路２を
介して、第１出力Ａおよび第２出力Ｂとして第１Ｄ／Ａ
変換器３および第２Ｄ／Ａ変換器４に入力される。
前記各Ｄ／Ａ変換器３．４では、前記カウンタ８からの
出力φによって、Ｖ、 ｓｉｎω１ｓｉｎθＸ ｃｏｓ
φおよびＶｌ ｓｉｎωｔ−ｃｏｓθＸ ｓｉｎφの演
算がなされて第１出力３ａおよび第２出力４ａが出力さ
れる。
出力φによって、Ｖ、 ｓｉｎω１ｓｉｎθＸ ｃｏｓ
φおよびＶｌ ｓｉｎωｔ−ｃｏｓθＸ ｓｉｎφの演
算がなされて第１出力３ａおよび第２出力４ａが出力さ
れる。
これらの各出力３ａ、４ａは、加減算器５で、Ｖ２ｓｉ
ｎωしｓｉｎθＸ ｃｏｓφ−Ｖ ｓｉｎωｔ −ｃｏ
ｓθＸ ｓｉｎφ−Ｖ２ｓｉｎωｔｘｓｉｎ（θ−φ）
となり・、前記リファレンス信号ＲＥＦとの同期整流に
より、ｓｉｎωｔは直流分となると共に、■、・５ｉｎ
（θ−φ〉の出力信号６ａが発振器７に入力される。
ｎωしｓｉｎθＸ ｃｏｓφ−Ｖ ｓｉｎωｔ −ｃｏ
ｓθＸ ｓｉｎφ−Ｖ２ｓｉｎωｔｘｓｉｎ（θ−φ）
となり・、前記リファレンス信号ＲＥＦとの同期整流に
より、ｓｉｎωｔは直流分となると共に、■、・５ｉｎ
（θ−φ〉の出力信号６ａが発振器７に入力される。
前記発振器７は、前述のＶ、・５ｉｎ（θ−φ）−〇す
なわちθ＝φとなるまで発振器７がパルスを発生し、全
体の系がトラッキング動作する。
なわちθ＝φとなるまで発振器７がパルスを発生し、全
体の系がトラッキング動作する。
Ｃ１発明が解決しようとする課題
従来のＲ／Ｄ変換器は、以上のように楕成されているた
め、次のような課題を有していた。
め、次のような課題を有していた。
すなわち、全体の回路構成のうち、カラン・り以外は、
全てアナログ回路であるため、その回路構成は、ディス
クリート又はハイブリッドとならざるを得す、精度を高
くとることは可能であるが、コストを低減することは不
可能であった。
全てアナログ回路であるため、その回路構成は、ディス
クリート又はハイブリッドとならざるを得す、精度を高
くとることは可能であるが、コストを低減することは不
可能であった。
また、ディスクリート又はハイブリッドであるため、回
路構成の組立てが複雑となり、配線接続等の簡易化を進
めることができず、信頼性の面でも課題が存在していた
。
路構成の組立てが複雑となり、配線接続等の簡易化を進
めることができず、信頼性の面でも課題が存在していた
。
本発明は、以上のような課題を解決するためになされた
もので、特に、Ａ／Ｄ変換器以外の全ての回路系をディ
ジタル回路で楕成し、ゲートアレイ化することによりコ
スト低減を実現することができるようにしたディジタル
Ｒ／Ｄ変換器を提供することを目的とする。
もので、特に、Ａ／Ｄ変換器以外の全ての回路系をディ
ジタル回路で楕成し、ゲートアレイ化することによりコ
スト低減を実現することができるようにしたディジタル
Ｒ／Ｄ変換器を提供することを目的とする。
４１課題を解決するための手段
本発明によるディジタルＲ／Ｄ変換器は、シンクロ信号
をレゾルバ信号に変換するためのスコツ１− トランス
と、前記レゾルバ信号をアナログ−ディジタル変換する
ための第１．第２Ａ／Ｄ変換器と、前記各Ａ／Ｄ変換器
からの出力信号が入力される象限選択回路と、前記象限
選択回路から得られるｓ ｉ ＋＋θの第１出力（Ａ）
と、前記象限選択回路から得られるｃｏｓθ を掛算部
を介して出力されるｃｏｓθ・ｔａｎφからなる第３出
力（ロ）と、前記第１出力（Ａ）および第３出力（［３
）が入力される比較器と、前記第１出力（Ａ）と第３出
力（Ｂ）の大小によりアップパルス又はダウンパルスが
入力されるカウンタとを備えた構成である。
をレゾルバ信号に変換するためのスコツ１− トランス
と、前記レゾルバ信号をアナログ−ディジタル変換する
ための第１．第２Ａ／Ｄ変換器と、前記各Ａ／Ｄ変換器
からの出力信号が入力される象限選択回路と、前記象限
選択回路から得られるｓ ｉ ＋＋θの第１出力（Ａ）
と、前記象限選択回路から得られるｃｏｓθ を掛算部
を介して出力されるｃｏｓθ・ｔａｎφからなる第３出
力（ロ）と、前記第１出力（Ａ）および第３出力（［３
）が入力される比較器と、前記第１出力（Ａ）と第３出
力（Ｂ）の大小によりアップパルス又はダウンパルスが
入力されるカウンタとを備えた構成である。
ｅ、 作 用
本発明によるディジタルＲ／Ｄ変換器においては、レゾ
ルバ信号を受けるＡ／Ｄ変換器によってレゾルバ信号は
ディジタル化され、象限選択回路を経たｓｉｎθは直接
比較器に入力されると共に、ｃｏｓθはｔａｎφの掛算
演算によってｅ０３θＸ ｔａｎφとして比較器に入力
されている。
ルバ信号を受けるＡ／Ｄ変換器によってレゾルバ信号は
ディジタル化され、象限選択回路を経たｓｉｎθは直接
比較器に入力されると共に、ｃｏｓθはｔａｎφの掛算
演算によってｅ０３θＸ ｔａｎφとして比較器に入力
されている。
この比較器では、このｓｉｎθ とｃｏｓθＸ ｔａｎ
φが比較され、ｓｉｎθ＞ｅｏｓθＸ ｔａｎφでアッ
プパルスの発生、ｓｉｎθ−ｃｏｓθ・ｔａｎφでパル
ス停止、ｓｉｎθ＜ｃｏｓθＸｔａｎφ でダウンパル
スが発生し、パルスが停止するまで系が組まれ、パルス
停止状態すなわちｓｉｎθ＝ｃｏｓθＸ ｔａｎφであ
り、θ−φの時に上記式が成立し、ディジタル出力φが
得られる。
φが比較され、ｓｉｎθ＞ｅｏｓθＸ ｔａｎφでアッ
プパルスの発生、ｓｉｎθ−ｃｏｓθ・ｔａｎφでパル
ス停止、ｓｉｎθ＜ｃｏｓθＸｔａｎφ でダウンパル
スが発生し、パルスが停止するまで系が組まれ、パルス
停止状態すなわちｓｉｎθ＝ｃｏｓθＸ ｔａｎφであ
り、θ−φの時に上記式が成立し、ディジタル出力φが
得られる。
また、Ａ／Ｄ変換器以外の回路構成は全てディジタル化
されているため、回路構成をゲートアレイとすることが
でき、回路構成および組立の大幅な簡略化を達成するこ
とができる。
されているため、回路構成をゲートアレイとすることが
でき、回路構成および組立の大幅な簡略化を達成するこ
とができる。
ｆ、実施例
以下、図面と共に本発明によるディジタルＲ／Ｄ変換器
の好適な実施例について詳細に説明する。
の好適な実施例について詳細に説明する。
尚、従来例と同−又は同等部分には、同一符号を付して
説明する。
説明する。
第１図は本発明によるディジタルＲ／Ｄ変換器を示すブ
ロック図である。
ロック図である。
図において符号１で示されるものはスコツトｌ・ランス
であり、このスコツト１〜ランス１の入力側に設けられ
た第１入力端子Ｓ１、第２入力端子Ｓ２、第３入力端子
Ｓ３には、シンクロ信号１ａが入力され、このスコツ）
−トランス１の第１出力端子Ｓ４および第２出力端子Ｓ
５かち得られたレゾルバ信号１．ｂ、ｌｃはＡ／Ｄ変換
器１０．１１を介してディジタル化された後に象限選択
回路２に入力されている。
であり、このスコツト１〜ランス１の入力側に設けられ
た第１入力端子Ｓ１、第２入力端子Ｓ２、第３入力端子
Ｓ３には、シンクロ信号１ａが入力され、このスコツ）
−トランス１の第１出力端子Ｓ４および第２出力端子Ｓ
５かち得られたレゾルバ信号１．ｂ、ｌｃはＡ／Ｄ変換
器１０．１１を介してディジタル化された後に象限選択
回路２に入力されている。
前記スコツトトランス１に設けられたリファレンス用ト
ランス１Ａには、リファレンス入力信号１ｄを入力する
ための入力端子Ｒ，，Ｒ２が設けられており、このリフ
ァレンス用トランスＩＡの出力端子ｎ３には、リファレ
ンス信号ＲＥＦが出力される。
ランス１Ａには、リファレンス入力信号１ｄを入力する
ための入力端子Ｒ，，Ｒ２が設けられており、このリフ
ァレンス用トランスＩＡの出力端子ｎ３には、リファレ
ンス信号ＲＥＦが出力される。
前記象限選択回路２から得られるｓｉｎθの第１出力Ａ
は、直接比較器１２に入力されると共に、前記象限選択
回！Ｂ２からのｅＯ９θの第２出力Ｂは、掛算部１３で
ｔａｎφが掛けられた後、ｅＯ３θ・ｔａｎφとして前
記比較器１２に入力されている。
は、直接比較器１２に入力されると共に、前記象限選択
回！Ｂ２からのｅＯ９θの第２出力Ｂは、掛算部１３で
ｔａｎφが掛けられた後、ｅＯ３θ・ｔａｎφとして前
記比較器１２に入力されている。
前記比較器１２からの第１出力１２ａは第１ゲート１４
を介してカウンタ１５に入力され、前記比較器１２から
の第２出力１２ｂは第２ゲート１６を介してカウンタ１
５に入力されている。
を介してカウンタ１５に入力され、前記比較器１２から
の第２出力１２ｂは第２ゲート１６を介してカウンタ１
５に入力されている。
前記カウンタ１５から出力される出力φは、前記掛算部
１３および象限選択回路２に供給されていると共に、前
記リファレンス信号ＲＥＦが供給されるタイミング回路
１７がらのタイミング信号１７ａは、前記Ａ／Ｄ変換器
１１および各ゲート１４．１６に入力されている。
１３および象限選択回路２に供給されていると共に、前
記リファレンス信号ＲＥＦが供給されるタイミング回路
１７がらのタイミング信号１７ａは、前記Ａ／Ｄ変換器
１１および各ゲート１４．１６に入力されている。
本発明によるディジタルＲ／Ｄ変換器は、前述したよう
に構成されており、以下に、その動作について説明する
。
に構成されており、以下に、その動作について説明する
。
まず、シンクロ信号１ａは、スコツトトランス１でレゾ
ルバ信号１ｂ、１ｃに変換され、これらのレゾルバ信号
１ｂ、ｌｃは各Ａ／Ｄ変換器１゜１１でディジタル化さ
れて象限選択回路２に供給される。
ルバ信号１ｂ、１ｃに変換され、これらのレゾルバ信号
１ｂ、ｌｃは各Ａ／Ｄ変換器１゜１１でディジタル化さ
れて象限選択回路２に供給される。
この象限選択回路２から得られたｓｉｎθの第１出力Ａ
と、ｃｏｓθ を掛算部１３で掛算演算された２出力Ｂ
とは、比較器１２で比較され、この比較器１２では、Ａ
＞Ｂずなわちｓｉｎθ＞ｃｏｓθＸ、ｔａｎψの場合に
第１ゲート１４がらアップパルス１４ｍがカウンタ１５
に入力される。
と、ｃｏｓθ を掛算部１３で掛算演算された２出力Ｂ
とは、比較器１２で比較され、この比較器１２では、Ａ
＞Ｂずなわちｓｉｎθ＞ｃｏｓθＸ、ｔａｎψの場合に
第１ゲート１４がらアップパルス１４ｍがカウンタ１５
に入力される。
また、Ａ＝Ｂずなわちｓｉｎθ＝ｃｏｓθＸ ｔａｎφ
の場合には、パルス停止となり、Ａ＜Ｂすなわちｓｉｎ
θ＜ ｃｏｓθＸ ｔａｎφの場合に第２ゲート１６が
らダウンパルス１６ａがカウンタ１５に入力される。
の場合には、パルス停止となり、Ａ＜Ｂすなわちｓｉｎ
θ＜ ｃｏｓθＸ ｔａｎφの場合に第２ゲート１６が
らダウンパルス１６ａがカウンタ１５に入力される。
従って、前述の比較器１２における第１出力Ａと第２出
力Ｂとが一致するまで、回路系の動作が椎み、パルスが
停止すなわちｓｉｎθ＝ｃｏｓθＸ Ｌａｎディジタル
出力φすなわち出力φが得られる。
力Ｂとが一致するまで、回路系の動作が椎み、パルスが
停止すなわちｓｉｎθ＝ｃｏｓθＸ Ｌａｎディジタル
出力φすなわち出力φが得られる。
従って、前述の象限選択回路２、掛算部１３、比較器１
２、各ゲート１４，１６、カウンタ１５およびタイミン
グ回路１７は、全てディジタル回路で槽底することがで
き、例えば、ゲートアレイ化されたワンチップ形に楕成
し、組立および信頼性の向上を得ることができる。
２、各ゲート１４，１６、カウンタ１５およびタイミン
グ回路１７は、全てディジタル回路で槽底することがで
き、例えば、ゲートアレイ化されたワンチップ形に楕成
し、組立および信頼性の向上を得ることができる。
ｇ１発明の効果
本発明によるディジタルＲ／Ｄ変換器は、以上のように
ｆ＃威されているため、次のような効果を得ることがで
きる。
ｆ＃威されているため、次のような効果を得ることがで
きる。
すなわち、Ａ／Ｄ変換器以外の全ての回路構成をディジ
タル化することができるため、従来のディスクリート又
はハイブリッドによるアナログ回路と異なり、例えば、
ゲートアレイ化による組立の大幅な簡略化、信頼性の大
幅な向上を得ることができる。
タル化することができるため、従来のディスクリート又
はハイブリッドによるアナログ回路と異なり、例えば、
ゲートアレイ化による組立の大幅な簡略化、信頼性の大
幅な向上を得ることができる。
第１図は本発明によるディジタルＲ，／Ｄ変換器を示す
ブロック図、第２図は従来のＲ／Ｄ変換器を示すブロッ
ク図である。 １はスコツトトランス、１ａはシンクロ信号、１ｂ、１
ｃはレゾルバ信号、２は象限選択回路、Ａは第１出力、
Ｂは第２出力、１０は第１ Ａ／Ｄ変換器、１１は第２
Ａ／Ｄ変換器、１２は比較器、１３は掛算部、１４ａは
アップパルス、１５はカウンタ、１６ａはダウンパルス
である。 第 図 （１）ＬＩＩスコツトトランス （１０）はシンクロ信号 （Ｉｂ、 １ｃ）１．ｔ レゾＬＡＧ 号（２）は象１
！Ｊ！選択回路 （Ａ）は第１出力 （Ｂ）＋２第２出力 （１０）は第１Ａ／Ｄ変換器 （１１）は第２Ａ／Ｄ変換器 （＋２）Ｕ比較器 （１３）は掛算部 （１４ａ）Ｉ！アップパルス （＋５）ｌまカフンタ （１６ｏ）Ｌｔ’ダウンパルス
ブロック図、第２図は従来のＲ／Ｄ変換器を示すブロッ
ク図である。 １はスコツトトランス、１ａはシンクロ信号、１ｂ、１
ｃはレゾルバ信号、２は象限選択回路、Ａは第１出力、
Ｂは第２出力、１０は第１ Ａ／Ｄ変換器、１１は第２
Ａ／Ｄ変換器、１２は比較器、１３は掛算部、１４ａは
アップパルス、１５はカウンタ、１６ａはダウンパルス
である。 第 図 （１）ＬＩＩスコツトトランス （１０）はシンクロ信号 （Ｉｂ、 １ｃ）１．ｔ レゾＬＡＧ 号（２）は象１
！Ｊ！選択回路 （Ａ）は第１出力 （Ｂ）＋２第２出力 （１０）は第１Ａ／Ｄ変換器 （１１）は第２Ａ／Ｄ変換器 （＋２）Ｕ比較器 （１３）は掛算部 （１４ａ）Ｉ！アップパルス （＋５）ｌまカフンタ （１６ｏ）Ｌｔ’ダウンパルス
Claims (1)
- シンクロ信号（１ａ）をレゾルバ信号（１ｂ、１ｃ）に
変換するためのスコットトランス（１）と、前記レゾル
バ信号（１ｂ、１ｃ）をアナログ−ディジタル変換する
ための第１、第２Ａ／Ｄ変換器（１０、１１）と、前記
各Ａ／Ｄ変換器（１０、１１）からの出力信号が入力さ
れる象限選択回路（２）と、前記象限選択回路（２）か
ら得られるｓｉｎθの第１出力（Ａ）と、前記象限選択
回路（２）から得られるｃｏｓθを掛算部（１３）を介
して出力されるｃｏｓθ・ｔａｎφからなる第２出力（
Ｂ）と、前記第１出力（Ａ）および第３出力（Ｂ）が入
力される比較器（１２）と、前記第１出力（Ａ）と第２
出力（Ｂ）の大小によりアップパルス（１４ａ）又はダ
ウンパルス（１６ａ）が入力されるカウンタ（１５）と
を備え、前記象限選択回路（２）、比較器（１２）、掛
算部（１３）およびカウンタ（１５）をディジタル回路
で構成したことを特徴とするディジタルＲ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5813390A JPH03261820A (ja) | 1990-03-12 | 1990-03-12 | ディジタルｒ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5813390A JPH03261820A (ja) | 1990-03-12 | 1990-03-12 | ディジタルｒ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03261820A true JPH03261820A (ja) | 1991-11-21 |
Family
ID=13075486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5813390A Pending JPH03261820A (ja) | 1990-03-12 | 1990-03-12 | ディジタルｒ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03261820A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058389A3 (en) * | 1999-05-31 | 2003-07-09 | Minebea Co., Ltd. | R/D converter |
| EP1058390A3 (en) * | 1999-05-31 | 2003-07-09 | Minebea Co., Ltd. | R/D converter |
| CN102879017A (zh) * | 2012-09-25 | 2013-01-16 | 天水七四九电子有限公司 | 新型双速轴角数字转换器粗精组合系统 |
-
1990
- 1990-03-12 JP JP5813390A patent/JPH03261820A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058389A3 (en) * | 1999-05-31 | 2003-07-09 | Minebea Co., Ltd. | R/D converter |
| EP1058390A3 (en) * | 1999-05-31 | 2003-07-09 | Minebea Co., Ltd. | R/D converter |
| CN102879017A (zh) * | 2012-09-25 | 2013-01-16 | 天水七四九电子有限公司 | 新型双速轴角数字转换器粗精组合系统 |
| CN102879017B (zh) * | 2012-09-25 | 2015-04-29 | 天水七四九电子有限公司 | 双速轴角数字转换器粗精组合系统 |
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