JPH03262054A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH03262054A JPH03262054A JP6140490A JP6140490A JPH03262054A JP H03262054 A JPH03262054 A JP H03262054A JP 6140490 A JP6140490 A JP 6140490A JP 6140490 A JP6140490 A JP 6140490A JP H03262054 A JPH03262054 A JP H03262054A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- serial
- memory device
- circuit
- memory devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000003708 edge detection Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に関する。
［従来の技術］
従来の半導体メモリ装置は、シリアルアクセスの実現手
段としてデータ転送ケート、データレシスタ、セレクタ
、ポインタおよび人出力ハッファを有し、シリアルアク
セス動作の際にはポインタを制御するＳＣクロック信号
および入出力ハッファを制御する５Ｅ（３号かメモリ装
置外部より供給されていた（例えば特願昭５９−１４１
８０２）。
段としてデータ転送ケート、データレシスタ、セレクタ
、ポインタおよび人出力ハッファを有し、シリアルアク
セス動作の際にはポインタを制御するＳＣクロック信号
および入出力ハッファを制御する５Ｅ（３号かメモリ装
置外部より供給されていた（例えば特願昭５９−１４１
８０２）。
［発明か解決しようとする課題］
上述した従来の半導体メモリ装置は、シリアルアクセス
動作の制御すへてをメモリ装置外部て行なうため、複雑
な制御回路を必要とする欠点かある。
動作の制御すへてをメモリ装置外部て行なうため、複雑
な制御回路を必要とする欠点かある。
以下、従来のメモリ装置を４個使用し、シリアル側のデ
ータバスを多重化したシステムを例にとり説明する。
ータバスを多重化したシステムを例にとり説明する。
第４図はシステムの結線図、第５図はそのタイミンつて
ある。たたし、説明に直接関係しない信号線は省略され
ている。図において、ＲＡＳＣＡＳ、ＯＥはランタムア
クセスを制御する公知の制御信号で、シリアルアクセス
の入出力切換え（図中のサイクルＡ）やシリアルアクセ
スを開始するアドレスおよびタイミンクを指定する機能
（同サイクルＢ）が多重化されている。シリアルアクセ
スはシリアルクロックＳＣＯに同期して行われ、シリア
ルデータバスＳＩＯ□に人出力データか乗る。ここで、
各メモリ装置３０１〜３０４のシリアル動作は間欠動作
にし、シリアルデータバス５１０、の時分割多重を実現
する。よって、各特性メモリ装置３０１〜３０４を間欠
動作させるための間欠動作制御回路３０５が設けられ、
その出力信号は各メモリ装置３０１〜３０４のシリアル
データポートｓＩｏ、〜Ｓ Ｉ Ｏ４から人出力される
データのアドレスを更新するシリアルクロックＳＣ１お
よび入出力されるデータそのものを制御するシリアルイ
ネーブル信号ＳＥ、〜ＳＥ４の計５本を必要とする。こ
れら５本の信号を得るためには、シリアルデータバスＳ
ＩＯ，の基本クロックＳＣＯに加えて、シリアルアクセ
スの開始アドレスを再指定したときには、同時刻（図中
サイクルＡのＯＥの立上がりエツジ）において、間欠動
作を最設定する必要性かあることを考慮し、ＲＡＳ、Ｃ
ＡＳＯＥも判断してサイクルを判定する必要がある。
ある。たたし、説明に直接関係しない信号線は省略され
ている。図において、ＲＡＳＣＡＳ、ＯＥはランタムア
クセスを制御する公知の制御信号で、シリアルアクセス
の入出力切換え（図中のサイクルＡ）やシリアルアクセ
スを開始するアドレスおよびタイミンクを指定する機能
（同サイクルＢ）が多重化されている。シリアルアクセ
スはシリアルクロックＳＣＯに同期して行われ、シリア
ルデータバスＳＩＯ□に人出力データか乗る。ここで、
各メモリ装置３０１〜３０４のシリアル動作は間欠動作
にし、シリアルデータバス５１０、の時分割多重を実現
する。よって、各特性メモリ装置３０１〜３０４を間欠
動作させるための間欠動作制御回路３０５が設けられ、
その出力信号は各メモリ装置３０１〜３０４のシリアル
データポートｓＩｏ、〜Ｓ Ｉ Ｏ４から人出力される
データのアドレスを更新するシリアルクロックＳＣ１お
よび入出力されるデータそのものを制御するシリアルイ
ネーブル信号ＳＥ、〜ＳＥ４の計５本を必要とする。こ
れら５本の信号を得るためには、シリアルデータバスＳ
ＩＯ，の基本クロックＳＣＯに加えて、シリアルアクセ
スの開始アドレスを再指定したときには、同時刻（図中
サイクルＡのＯＥの立上がりエツジ）において、間欠動
作を最設定する必要性かあることを考慮し、ＲＡＳ、Ｃ
ＡＳＯＥも判断してサイクルを判定する必要がある。
このような間欠動作制御回路３０５を実現するためには
一般に使用されている基本論理ＩＣ（ＴＴＬ）では数個
以上を必要とする。さらに、メモリ装置の使用個数が増
大するにつれ、間欠動作制御回路の出力すべき信号本数
も増加するため、ＴＴＬも増加するのは明白である。
一般に使用されている基本論理ＩＣ（ＴＴＬ）では数個
以上を必要とする。さらに、メモリ装置の使用個数が増
大するにつれ、間欠動作制御回路の出力すべき信号本数
も増加するため、ＴＴＬも増加するのは明白である。
本発明の目的は、間欠動作制御回路が不要なメモリ装置
を提供することである。
を提供することである。
［課題を解決するための手段］
本発明のメモリ装置は、
該メモリ装置を複数個組み合わせて使用するシステムて
の、該メモリ装置間の主従関係を指定するＭ／Ｓ信号と
他のメモリ装置のシリアルイネーブル端子を制御するＳ
Ｑ低信号有し、シリアル動作の開始指示を検出後、最初
のシリアルクロックの立上がりでＭ／Ｓ信号をＳＱ低信
号して直後のメモリ装置に出力し、これ以後シリアルク
ロックの立上りにて自メモリ装置のシリアルイネーブル
端子の状態をＳＱ低信号して直後のメモリ装置に出力す
る制御回路を有する。
の、該メモリ装置間の主従関係を指定するＭ／Ｓ信号と
他のメモリ装置のシリアルイネーブル端子を制御するＳ
Ｑ低信号有し、シリアル動作の開始指示を検出後、最初
のシリアルクロックの立上がりでＭ／Ｓ信号をＳＱ低信
号して直後のメモリ装置に出力し、これ以後シリアルク
ロックの立上りにて自メモリ装置のシリアルイネーブル
端子の状態をＳＱ低信号して直後のメモリ装置に出力す
る制御回路を有する。
［作用コ
本発明のメモリ装置は、シリアルデータバスの多重化を
容易にする制御回路を内蔵している。
容易にする制御回路を内蔵している。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のメモリ装置を構成する制御
回路のブロック図である。
回路のブロック図である。
第１図に示す制御回路の入力信号は、従来のメモリ装置
に与えられる５本の制御信号ＲＡＳ。
に与えられる５本の制御信号ＲＡＳ。
ＣＡＳ、ＯＥ、ＳＣ，ＳＥおよび電源投入時に従来のメ
モリ装置内部で発生する初期化信号ＲＥＳＥＴに加え、
本制御回路を付加したメモリ装置の主従関係を指定する
新たな信号Ｍ／Ｓである。また、出力信号は他のメモリ
装置のＳＥ端子を制御する信号ＳＱと従来のメモリ装置
のＳＣ相当の信号ｓｃ’である。
モリ装置内部で発生する初期化信号ＲＥＳＥＴに加え、
本制御回路を付加したメモリ装置の主従関係を指定する
新たな信号Ｍ／Ｓである。また、出力信号は他のメモリ
装置のＳＥ端子を制御する信号ＳＱと従来のメモリ装置
のＳＣ相当の信号ｓｃ’である。
Ｍ／Ｓ信号はシリアルアクセス開始時の、最初のＳＣク
ロック入力でのシリアルアクセス動作を制御する入力信
号で、このとき、Ｍ／Ｓ信号がハイレベルであるメモリ
装置がマスターとなり、シリアル動作を行なう。また、
２番目のＳＣクロック人力以降はＭ／Ｓ信号に代わり、
ＳＥ低信号同様の制御が行われる。
ロック入力でのシリアルアクセス動作を制御する入力信
号で、このとき、Ｍ／Ｓ信号がハイレベルであるメモリ
装置がマスターとなり、シリアル動作を行なう。また、
２番目のＳＣクロック人力以降はＭ／Ｓ信号に代わり、
ＳＥ低信号同様の制御が行われる。
ＳＱ低信号シリアルアクセス動作を行なっているか否か
のフラグ信号出力で、動作しているメモリ装置のみハイ
レベルを出力する。また、ＳＣ。
のフラグ信号出力で、動作しているメモリ装置のみハイ
レベルを出力する。また、ＳＣ。
信号は回路上、従来のメモリ装置のＳＣクロック人力に
相当し、メモリ装置の動作はこの信号に同期する。
相当し、メモリ装置の動作はこの信号に同期する。
本制御回路は状態保持回路１０１と逆相信号発生回路１
０２と制御命令解読回路１０３とＳＱ信号発生回路１０
４とエツジ検出回路】０５とｓｃ’信号発生回路１０６
とで構成される。
０２と制御命令解読回路１０３とＳＱ信号発生回路１０
４とエツジ検出回路】０５とｓｃ’信号発生回路１０６
とで構成される。
状態保持回路１０１は、ＳＣ信号の立ち下がる時刻にお
けるＳＥ信号のレベルを保持、出力するフリップフロッ
プ回路である。逆相信号発生回路１０２はＳＣ信号の逆
相信号を発生する回路である。制御命令解読回路１０３
はＲＡＳ、ＣＡＳ。
けるＳＥ信号のレベルを保持、出力するフリップフロッ
プ回路である。逆相信号発生回路１０２はＳＣ信号の逆
相信号を発生する回路である。制御命令解読回路１０３
はＲＡＳ、ＣＡＳ。
ＯＥの信号の状態を監視し、シリアルアクセスの開始時
刻を検出する回路である。ＳＱ信号発生回路１０４は状
態保持回路】Ｏｌ、エツジ検出回路１０５の出力信号を
入力し、ＳＣ信号に同期してＳＱ倍信号生成出力する回
路である。エツジ検出回路１０５は制御命令解読回路１
０３の出力信号を受けて、シリアルアクセス開始時の最
初のＳＣクロックを検出する回路である。ＳＣ信号発生
回路１０６はＳＣ信号とＳＱ信号発生回路１０４の出力
するＳＱ倍信号りメモリ装置内部の同期信号ＳＣ′を生
成する回路である。
刻を検出する回路である。ＳＱ信号発生回路１０４は状
態保持回路】Ｏｌ、エツジ検出回路１０５の出力信号を
入力し、ＳＣ信号に同期してＳＱ倍信号生成出力する回
路である。エツジ検出回路１０５は制御命令解読回路１
０３の出力信号を受けて、シリアルアクセス開始時の最
初のＳＣクロックを検出する回路である。ＳＣ信号発生
回路１０６はＳＣ信号とＳＱ信号発生回路１０４の出力
するＳＱ倍信号りメモリ装置内部の同期信号ＳＣ′を生
成する回路である。
次に、本実施例の動作を説明する。
ます、電源投入時にはＲＥＳＥＴｆＸ号により状態保持
回路】旧、制御命令解読回路１０３およびＳＱ信号発生
回路１０４が初期化される。
回路】旧、制御命令解読回路１０３およびＳＱ信号発生
回路１０４が初期化される。
その後、制御信号ＲＡＳ、ＣＡＳ、ＯＥによりシリアル
動作の開始指示を与えると、制御命令解読回路１０３は
これを検知し、エツジ検出回路＋０５を初期化する。エ
ツジ検出回路１０５は自らが初期化さねた後の最初の０
Ｅ（３号の立上がりを検出し、これに続く最初のＳＣ信
号の立上かりを検出し、各々の検出信号をＳＱ信号発生
回路１０４に伝達する。５Ｑ（Ｚ号発生回路１０４はエ
ツジ検出回路１０５の出力信号に基つき、シリアル開始
指示直後にＯＥ信号の立上がった後、最初のＳＣ信号の
立上がりにてＭ／Ｓ信号をＳＱ倍信号して出力し、これ
以後のＳＣ信号の立上がりにて状態保持回路１０１の出
力信号をＳＱ倍信号して出力する。状態保持回路１０１
はＳＣ信号の立ち下がり時に毎度ＳＥ倍信号状態を保持
、出力する。ｓｃ’信号発生回路１０６はＳＱ信号発生
回路１０４の出力ＳＱがハイレベルとなる時のＳＣ信号
を出力する。
動作の開始指示を与えると、制御命令解読回路１０３は
これを検知し、エツジ検出回路＋０５を初期化する。エ
ツジ検出回路１０５は自らが初期化さねた後の最初の０
Ｅ（３号の立上がりを検出し、これに続く最初のＳＣ信
号の立上かりを検出し、各々の検出信号をＳＱ信号発生
回路１０４に伝達する。５Ｑ（Ｚ号発生回路１０４はエ
ツジ検出回路１０５の出力信号に基つき、シリアル開始
指示直後にＯＥ信号の立上がった後、最初のＳＣ信号の
立上がりにてＭ／Ｓ信号をＳＱ倍信号して出力し、これ
以後のＳＣ信号の立上がりにて状態保持回路１０１の出
力信号をＳＱ倍信号して出力する。状態保持回路１０１
はＳＣ信号の立ち下がり時に毎度ＳＥ倍信号状態を保持
、出力する。ｓｃ’信号発生回路１０６はＳＱ信号発生
回路１０４の出力ＳＱがハイレベルとなる時のＳＣ信号
を出力する。
第２図は第１図に示した制御回路を有するメモリ装置を
４台含むシステムの結線図、第３図はそのタイムチャー
トである。
４台含むシステムの結線図、第３図はそのタイムチャー
トである。
メモリ装置２０１ 、２０２ 、２０３ 、２０４は第
４図の従来例のメモリ装置３０１ 、３０２ 、３０３
、３０４に対してＭ ／ Ｓ ｍ子、ＳＱ端子が付加
されるが、間欠動作制御回路が不要で、システムの部品
点数が削減される。
４図の従来例のメモリ装置３０１ 、３０２ 、３０３
、３０４に対してＭ ／ Ｓ ｍ子、ＳＱ端子が付加
されるが、間欠動作制御回路が不要で、システムの部品
点数が削減される。
［発明の効果］
以上説明したように本発明は、メモリ装置間のシリアル
アクセス動作を調停する制御回路をメモリ装置に内蔵し
、制御信号を人出力することにより、シリアルデータバ
スを多重化するための付加回路が不要になり、システム
の部品点数が減る効果がある。
アクセス動作を調停する制御回路をメモリ装置に内蔵し
、制御信号を人出力することにより、シリアルデータバ
スを多重化するための付加回路が不要になり、システム
の部品点数が減る効果がある。
第１図は本発明の一実施例のメモリ装置を構成する制御
回路の回路図、第２図は第１図の制御回路を内蔵したメ
モリ装置を含むシステムの結線図、第３図はそのタイミ
ング図、第４図は従来のメモリ装置を含むシステムの結
線図、第５図はそのタイミング図である。 】Ｏｌ・・・状態保持回路、 １０２・・・逆相信号発生回路、 １０３・・・制御命令解読回路、 １０４・・・ＳＱ信号発生回路、 ＋０５−・・エツジ検出回路、 】０６・・・ｓｃ’信号発生回路、 ２０１〜２０４・・・メモリ装置。
回路の回路図、第２図は第１図の制御回路を内蔵したメ
モリ装置を含むシステムの結線図、第３図はそのタイミ
ング図、第４図は従来のメモリ装置を含むシステムの結
線図、第５図はそのタイミング図である。 】Ｏｌ・・・状態保持回路、 １０２・・・逆相信号発生回路、 １０３・・・制御命令解読回路、 １０４・・・ＳＱ信号発生回路、 ＋０５−・・エツジ検出回路、 】０６・・・ｓｃ’信号発生回路、 ２０１〜２０４・・・メモリ装置。
Claims (1)
- 【特許請求の範囲】 １、アドレスマッピングされた複数のメモリセルを有し
、該メモリセルの情報を参照もしくは更新する手段とし
て、任意のアドレスを与えてメモリセルを指定するラン
ダムアクセス手段と、シリアルクロックに同期してアド
レス順にメモリセルを指定していくシリアルアクセス手
段を少なくとも有するメモリ装置において、 該メモリ装置を複数個組み合わせて使用するシステムで
の、該メモリ装置間の主従関係を指定するＭ／Ｓ信号と
他のメモリ装置のシリアルイネーブル端子を制御するＳ
Ｑ信号を有し、シリアル動作の開始指示を検出後、最初
のシリアルクロックの立上がりでＭ／Ｓ信号をＳＱ信号
として直後のメモリ装置に出力し、これ以後シリアルク
ロックの立上りにて自メモリ装置のシリアルイネーブル
端子の状態をＳＱ信号として直後のメモリ装置に出力す
る制御回路を有することを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140490A JPH03262054A (ja) | 1990-03-12 | 1990-03-12 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6140490A JPH03262054A (ja) | 1990-03-12 | 1990-03-12 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03262054A true JPH03262054A (ja) | 1991-11-21 |
Family
ID=13170168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6140490A Pending JPH03262054A (ja) | 1990-03-12 | 1990-03-12 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03262054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5167344B2 (ja) * | 2008-03-31 | 2013-03-21 | 積水化学工業株式会社 | 液体クロマトグラフィー用部材 |
-
1990
- 1990-03-12 JP JP6140490A patent/JPH03262054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5167344B2 (ja) * | 2008-03-31 | 2013-03-21 | 積水化学工業株式会社 | 液体クロマトグラフィー用部材 |
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