JPH03262145A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03262145A JPH03262145A JP6154890A JP6154890A JPH03262145A JP H03262145 A JPH03262145 A JP H03262145A JP 6154890 A JP6154890 A JP 6154890A JP 6154890 A JP6154890 A JP 6154890A JP H03262145 A JPH03262145 A JP H03262145A
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- JP
- Japan
- Prior art keywords
- pads
- monitor
- pad
- transistor
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲートアレイ等の実回路に使用されているトランジスタ
の特性を確認するためのモニタ１−ランシスタを有する
半導体装置に関し。
の特性を確認するためのモニタ１−ランシスタを有する
半導体装置に関し。
モニタトランジスタ、あるいはモニタ用パッドの配置に
よるチップサイズの増大を防止することを目的とし １）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のパッドとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、
ユーザ回路に選択されなかった実回路のトランジスタを
パッドに接続して測定可能に構成されたモニタトランジ
スタを有するように構成する。
よるチップサイズの増大を防止することを目的とし １）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のパッドとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、
ユーザ回路に選択されなかった実回路のトランジスタを
パッドに接続して測定可能に構成されたモニタトランジ
スタを有するように構成する。
２）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のパッドとを有し、ユーザが選沢した実回路
とパッド間を配線により接続した半導体装置であって、
実回路用のバットのうちでユーザ回路に選択されなかっ
た非接続（ＮＣ）パ・ノドと接続されたモニタトランジ
スタを有し、該非接続パッドは実回路に接続されたパッ
ドを挟んで配列されているように構成する。
外部導出用のパッドとを有し、ユーザが選沢した実回路
とパッド間を配線により接続した半導体装置であって、
実回路用のバットのうちでユーザ回路に選択されなかっ
た非接続（ＮＣ）パ・ノドと接続されたモニタトランジ
スタを有し、該非接続パッドは実回路に接続されたパッ
ドを挟んで配列されているように構成する。
〔産業上の利用分野］
本発明はゲートアレイ等の実回路に使用されているトラ
ンジスタの特性を確認するためのモニタトランジスタを
有する半導体装置に関する。
ンジスタの特性を確認するためのモニタトランジスタを
有する半導体装置に関する。
近年、半導体装置の高機能化１高集積化が進みゲートア
レイのゲート数も増加の一途をたどっているが、一方チ
ツブサイズの増大を防ぐことが要求されている。
レイのゲート数も増加の一途をたどっているが、一方チ
ツブサイズの増大を防ぐことが要求されている。
本発明はこの要求に対応した半導体装置として利用する
ことができる。
ことができる。
従来のゲートアレイでは、実回路に使用されているトラ
ンジスタの特性を確認するために、ゲートアレイの実回
路とは別に、モニタトランジスタを配置している。
ンジスタの特性を確認するために、ゲートアレイの実回
路とは別に、モニタトランジスタを配置している。
また、従来のゲートアレイでは、ゲートアレイの実回路
に使用するボンデイングパ・ノドとは別にモニタ用パッ
ドを配置していた。
に使用するボンデイングパ・ノドとは別にモニタ用パッ
ドを配置していた。
第３図は従来例によるゲートアレイの平面図である。
図において、チップ内の中央部に実回路２とその外側に
モニタトランジスタ１が配置され９周辺部にはモニタ用
のパッド３と実回路用のパ・ノド４が配置されている。
モニタトランジスタ１が配置され９周辺部にはモニタ用
のパッド３と実回路用のパ・ノド４が配置されている。
図では実回路の領域は矩形で表されているが実際はＩ１
０セルがモニタトランジスタを避けて矩形領域の周辺に
も配置されている。
０セルがモニタトランジスタを避けて矩形領域の周辺に
も配置されている。
従って従来例においては、モニタトランジス先あるいは
モニタ用バンドを実回路以外の領域に配置する必要があ
るため、チップサイズの増大を生じていた。
モニタ用バンドを実回路以外の領域に配置する必要があ
るため、チップサイズの増大を生じていた。
本発明はゲートアレイにおいて、モニタトランジスタ
あるいはモニタ用パッドの配置によるチップサイズの増
大を防止することを目的とする。
あるいはモニタ用パッドの配置によるチップサイズの増
大を防止することを目的とする。
〔課題を解決するための手段］
上記課題の解決は。
１）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のパッドとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、
ユーザ回路に選択されなかった実回路のトランジスタを
パッドに接続して測定可能に構成されたモニタトランジ
スタを有する半導体装置、あるいは ２）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のバットとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、
実回路用のパッドのうちでユーザ回路に選択されなかっ
た非接続（ＮＣ）パッドと接続されたモニタトランジス
タを有し、該非接続パッドは実回路に接続されたパッド
を挟んで配列されている半導体装置により達成される。
外部導出用のパッドとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、
ユーザ回路に選択されなかった実回路のトランジスタを
パッドに接続して測定可能に構成されたモニタトランジ
スタを有する半導体装置、あるいは ２）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のバットとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、
実回路用のパッドのうちでユーザ回路に選択されなかっ
た非接続（ＮＣ）パッドと接続されたモニタトランジス
タを有し、該非接続パッドは実回路に接続されたパッド
を挟んで配列されている半導体装置により達成される。
本発明ではモニタトランジスタとして実回路の内ユーザ
の非選択ゲートのトランジスタを使用し。
の非選択ゲートのトランジスタを使用し。
あるいはモニタ用パッドとしてユーザの非選択パッドを
使用するため、従来のモニタトランジスタ。
使用するため、従来のモニタトランジスタ。
あるいはモニタ用パッドの配置領域骨の占有面積を節約
できるようにしたものである。
できるようにしたものである。
この場合、モニタトランジスタとパッドまでの配線は、
実回路の配線工程と同時に行えるようにプログラムする
ことにより、工数の増大をまねくことなく容易に実行で
きる。
実回路の配線工程と同時に行えるようにプログラムする
ことにより、工数の増大をまねくことなく容易に実行で
きる。
第１図は第１の発明の一実施例によるゲートアレイの平
面図である。
面図である。
図において、チップ内の中央部に実回路２とその内側に
非選択ゲートを使ったモニタトランジスタ１が配置され
２周辺部にはモニタ用のバンド３と実回路用のパット４
が配置されている。
非選択ゲートを使ったモニタトランジスタ１が配置され
２周辺部にはモニタ用のバンド３と実回路用のパット４
が配置されている。
この場合、従来例のモニタトランジスタ４個分の面積を
低減できる。モニタトランジスタは１個当たり約５００
０μｍ２である。
低減できる。モニタトランジスタは１個当たり約５００
０μｍ２である。
ゲートアレイは、全論理ゲートに対してユーザは全部使
用していないのが普通であるので、非選択ゲートの一部
をモニタに使うことで、チップの面積を小さくすること
ができた。
用していないのが普通であるので、非選択ゲートの一部
をモニタに使うことで、チップの面積を小さくすること
ができた。
図では、たまたま４隅の非選択ゲートをモニタに使用し
たが、モニタ用のパッド３に近い非選択ゲートを選ふよ
うにすればよい。
たが、モニタ用のパッド３に近い非選択ゲートを選ふよ
うにすればよい。
第２図は第２の発明の一実施例によるゲートアレイの平
面図である。
面図である。
図において、チップ内の中央部に実回路２と。
その外側にモニタトランジスタ１が配置され１周辺部に
は実回路用のパッド４が配置されている。
は実回路用のパッド４が配置されている。
モニタ用のパッド３は、実回路用のパッド４の内ユーザ
が使用しないＮＣパッドを用いる。
が使用しないＮＣパッドを用いる。
この場合、従来例のモニタ用パッド分の面積を低減でき
る。パッドは１個当たり約１００００ μｍ２である。
る。パッドは１個当たり約１００００ μｍ２である。
デー１−アレイは、全パッドをユーザが使用しないのが
普通であるので、非選択バンドの一部をモニタに使うこ
とで、チップの面積を小さくすることができた。
普通であるので、非選択バンドの一部をモニタに使うこ
とで、チップの面積を小さくすることができた。
以上説明したように本発明によれば、ゲートアレイにお
いて、モニタトランジスタの配置によるチップサイズの
増大を防止することができた。
いて、モニタトランジスタの配置によるチップサイズの
増大を防止することができた。
従って、チップ面積は小さくなり５ ウェハプロセス後
のブロービングテストでモニタデータを取ることが可能
な、より大規模のデー１〜アレイの作製が可能となった
。
のブロービングテストでモニタデータを取ることが可能
な、より大規模のデー１〜アレイの作製が可能となった
。
第１図は第１の発明の一実施例によるゲートアレイの平
面図 第２図は第２の発明の一実施例によるゲートアレイの平
面図 第３図は従来例によるゲートアレイの平面図である。 図において ■はモニタトランジスタ ２は実回路 ３は実回路用のパッド。 ４はモニタ用のパッド 第１の発明の突施伊ｊの平面図 第 １ 図 特開平 ２６２１４５（４） 従来例め断面図 第 ３ 図
面図 第２図は第２の発明の一実施例によるゲートアレイの平
面図 第３図は従来例によるゲートアレイの平面図である。 図において ■はモニタトランジスタ ２は実回路 ３は実回路用のパッド。 ４はモニタ用のパッド 第１の発明の突施伊ｊの平面図 第 １ 図 特開平 ２６２１４５（４） 従来例め断面図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のパッドとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、 ユーザ回路に選択されなかった実回路のトランジスタを
パッドに接続して測定可能に構成されたモニタトランジ
スタを有することを特徴とする半導体装置。 ２）半導体チップ上に実際に使用可能な複数の実回路と
外部導出用のパッドとを有し、ユーザが選択した実回路
とパッド間を配線により接続した半導体装置であって、 実回路用のパッドのうちでユーザ回路に選択されなかっ
た非接続（ＮＣ）パッドと接続されたモニタトランジス
タを有し、該非接続パッドは実回路に接続されたパッド
を挟んで配列されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154890A JPH03262145A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154890A JPH03262145A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03262145A true JPH03262145A (ja) | 1991-11-21 |
Family
ID=13174288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6154890A Pending JPH03262145A (ja) | 1990-03-13 | 1990-03-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03262145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362641B2 (en) | 1998-08-25 | 2002-03-26 | Nec Corporation | Integrated circuit device and semiconductor wafer having test circuit therein |
-
1990
- 1990-03-13 JP JP6154890A patent/JPH03262145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362641B2 (en) | 1998-08-25 | 2002-03-26 | Nec Corporation | Integrated circuit device and semiconductor wafer having test circuit therein |
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