JPH04127462A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04127462A JPH04127462A JP24950590A JP24950590A JPH04127462A JP H04127462 A JPH04127462 A JP H04127462A JP 24950590 A JP24950590 A JP 24950590A JP 24950590 A JP24950590 A JP 24950590A JP H04127462 A JPH04127462 A JP H04127462A
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- JP
- Japan
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- logic
- semiconductor integrated
- integrated circuit
- cell
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路に関し、
チップサイズが大きくなるのを防止しつつ、自動レイア
ウト手法に適した半導体集積回路を提供することを目的
とし、 所定の機能を有する論理セルが配置されるコア領域部と
、該コア領域部の論理セルと外部との間の信号を伝達す
る入力、および、または出力セルが配置されるＩ／Ｏセ
ル領域部と、該Ｉ／Ｏセル領域部の入出力セルの入出力
端子となるパッドが配置されるパッド領域部とからなる
チップ領域を有する半導体集積回路であって、前記Ｉ／
Ｏセル領域部には、前記パッドに対応する位置に入力、
および、または出力セルを設けるとともに、■／Ｏセル
領域以外の領域には、既に論理が完成した論理セルを設
け、前記半導体集積回路の論理を変更する場合、該予備
の論理セルと前記コア領域部の所定の論理セルとを接続
して論理変更するように構成する。
ウト手法に適した半導体集積回路を提供することを目的
とし、 所定の機能を有する論理セルが配置されるコア領域部と
、該コア領域部の論理セルと外部との間の信号を伝達す
る入力、および、または出力セルが配置されるＩ／Ｏセ
ル領域部と、該Ｉ／Ｏセル領域部の入出力セルの入出力
端子となるパッドが配置されるパッド領域部とからなる
チップ領域を有する半導体集積回路であって、前記Ｉ／
Ｏセル領域部には、前記パッドに対応する位置に入力、
および、または出力セルを設けるとともに、■／Ｏセル
領域以外の領域には、既に論理が完成した論理セルを設
け、前記半導体集積回路の論理を変更する場合、該予備
の論理セルと前記コア領域部の所定の論理セルとを接続
して論理変更するように構成する。
［産業上の利用分野］
本発明は、半導体集積回路に係り、詳しくは、チップの
レイアウト設計の効率化を図った半導体集積回路に関す
る。
レイアウト設計の効率化を図った半導体集積回路に関す
る。
近年、半導体集積回路では、半導体集積回路の用途変更
に伴って、その内部の論理の変更が頻繁に行われている
。
に伴って、その内部の論理の変更が頻繁に行われている
。
しかし、半導体集積回路の論理の変更によって、チップ
サイズ、パッド開口位置、バルクに対するマスク等とい
った設計パラメータまで変更するようでは半導体集積回
路のチップ自体の作り直しが必要となり半導体集積回路
の製造コストの面で不利になる。
サイズ、パッド開口位置、バルクに対するマスク等とい
った設計パラメータまで変更するようでは半導体集積回
路のチップ自体の作り直しが必要となり半導体集積回路
の製造コストの面で不利になる。
そこで、チップサイズ、パッド開口位置、バルクに対す
るマスク等を変更しなくても半導体集積回路の論理の変
更ができるように、チップに予備の論理セルを予め配置
しておき、この予備の論理セルを用いて半導体集積回路
の論理を変更することが必要となる。
るマスク等を変更しなくても半導体集積回路の論理の変
更ができるように、チップに予備の論理セルを予め配置
しておき、この予備の論理セルを用いて半導体集積回路
の論理を変更することが必要となる。
［従来の技術］
従来のこの種の半導体集積回路としては、例えば、第４
，５図に示すようなものがある。
，５図に示すようなものがある。
半導体集積回路１のチップ領域は、大別して、コア領域
部２、Ｉ／Ｏセル領域部３、パッド領域部４からなり、
コア領域部２には、所定の機能を有する論理セルが複数
集まって構成されたモジュール５、予備の論理セル６が
配置されている。
部２、Ｉ／Ｏセル領域部３、パッド領域部４からなり、
コア領域部２には、所定の機能を有する論理セルが複数
集まって構成されたモジュール５、予備の論理セル６が
配置されている。
Ｉ／Ｏセル領域部３には、コア領域部２内のモジュール
５から外部に信号を出力したり、外部からの信号を入力
する際に信号を蓄えて増幅するバンファアンプや、外部
からの静電気による内部回路の破壊を防止するためのＥ
ＳＤと呼ばれる静電気破壊防止回路等を含んだＩ／Ｏセ
ルフが配置され、このＩ／Ｏセルフは、パッド領域部４
に配置される外部との入出力端子としてのパッド８と接
続されている。
５から外部に信号を出力したり、外部からの信号を入力
する際に信号を蓄えて増幅するバンファアンプや、外部
からの静電気による内部回路の破壊を防止するためのＥ
ＳＤと呼ばれる静電気破壊防止回路等を含んだＩ／Ｏセ
ルフが配置され、このＩ／Ｏセルフは、パッド領域部４
に配置される外部との入出力端子としてのパッド８と接
続されている。
以上の構成において、予め設定された半導体集積回路の
論理を変更する場合、第５図に示すように、コア領域部
２の配線パターンを変更し、コア領域部２に配置された
所定のモジュール５と所望の予備の論理セル６とを接続
することにより、簡単に半導体集積回路の論理を変更す
ることができる。
論理を変更する場合、第５図に示すように、コア領域部
２の配線パターンを変更し、コア領域部２に配置された
所定のモジュール５と所望の予備の論理セル６とを接続
することにより、簡単に半導体集積回路の論理を変更す
ることができる。
しかしながら、このような従来の半導体集積回路にあっ
ては、予備の論理セルをコア領域部に配置するという構
成となっていたため、予めコア領域部に予備の論理セル
を配置するための領域を確保しなければならず、このた
め、半導体集積回路のチップサイズが大きくなってしま
うという問題点があった。
ては、予備の論理セルをコア領域部に配置するという構
成となっていたため、予めコア領域部に予備の論理セル
を配置するための領域を確保しなければならず、このた
め、半導体集積回路のチップサイズが大きくなってしま
うという問題点があった。
また、半導体集積回路の設計において、コンピュータ等
を利用し、作業負担軽減のために用いる自動レイアウト
手法では、レイアウト処理に必要な情報として、 ■配置されるモノの情報が含まれるレイアウト情報と、 ■配置されるモノとモノとの接続関係の情報が含まれる
ネットリスト情報と、 があり、コンピュータによる自動レイアウトのミスを防
止するために、これらの■■の情報を照合しながらレイ
アウト処理を実行するのが一般的である。すなわち、予
備の論理セル６の存在目的から予備の論理セル６にはネ
ットリスト情報が存在しないため、自動レイアウト手法
を用いる場合、コア領域部２に配置された予備の論理セ
ル６が障害となり、コア領域部２に予備の論理セル６を
配置することが困難になるという問題点があった。
を利用し、作業負担軽減のために用いる自動レイアウト
手法では、レイアウト処理に必要な情報として、 ■配置されるモノの情報が含まれるレイアウト情報と、 ■配置されるモノとモノとの接続関係の情報が含まれる
ネットリスト情報と、 があり、コンピュータによる自動レイアウトのミスを防
止するために、これらの■■の情報を照合しながらレイ
アウト処理を実行するのが一般的である。すなわち、予
備の論理セル６の存在目的から予備の論理セル６にはネ
ットリスト情報が存在しないため、自動レイアウト手法
を用いる場合、コア領域部２に配置された予備の論理セ
ル６が障害となり、コア領域部２に予備の論理セル６を
配置することが困難になるという問題点があった。
そこで本発明は、チップサイズが大きくなるのを防止し
つつ、自動レイアウト手法に適した半導体集積回路を提
供することを目的としている。
つつ、自動レイアウト手法に適した半導体集積回路を提
供することを目的としている。
（課題を解決するための手段〕
本発明による半導体集積回路は上記目的達成のため、そ
の原理図を第１図に示すように、所定の機能を有する論
理セル５が配置されるコア領域部２と、該コア領域部２
の論理セル５と外部との間の信号を伝達する入出力セル
フが配置される■／Ｏセル領域部３と、該Ｉ／Ｏセル領
域部３の入出力セルの入出力端子となるパッド８が配置
されるパッド領域部４とからなるチップ領域を有する半
導体集積回路１であって、前記Ｉ／Ｏセル領域部３の前
記パッド８に対応する位置には入出力セルフを設けると
ともに、Ｉ／Ｏセル領域以外の領域には、既に論理が完
成した論理セル６、例えば、ナントゲートノアゲート、
エクスクル−シブオアゲートフリップフロップ等を設け
、前記半導体集積回路１の論理を変更する場合、該予備
の論理セル６と前記コア領域部２の所定の論理セル５と
を接続して論理変更するように構成している。
の原理図を第１図に示すように、所定の機能を有する論
理セル５が配置されるコア領域部２と、該コア領域部２
の論理セル５と外部との間の信号を伝達する入出力セル
フが配置される■／Ｏセル領域部３と、該Ｉ／Ｏセル領
域部３の入出力セルの入出力端子となるパッド８が配置
されるパッド領域部４とからなるチップ領域を有する半
導体集積回路１であって、前記Ｉ／Ｏセル領域部３の前
記パッド８に対応する位置には入出力セルフを設けると
ともに、Ｉ／Ｏセル領域以外の領域には、既に論理が完
成した論理セル６、例えば、ナントゲートノアゲート、
エクスクル−シブオアゲートフリップフロップ等を設け
、前記半導体集積回路１の論理を変更する場合、該予備
の論理セル６と前記コア領域部２の所定の論理セル５と
を接続して論理変更するように構成している。
（作用］
本発明では、Ｉ／Ｏセル領域部に予備の論理セルが配置
され、コア領域部には所定の機能を有する論理セルだけ
が配置される。すなわち、コア領域部の領域が所定の機
能を有する論理セルだけで有効に利用され、自動レイア
ウト手法が用いられる場合の障害となる予備の論理セル
がコア領域部から除かれる。
され、コア領域部には所定の機能を有する論理セルだけ
が配置される。すなわち、コア領域部の領域が所定の機
能を有する論理セルだけで有効に利用され、自動レイア
ウト手法が用いられる場合の障害となる予備の論理セル
がコア領域部から除かれる。
［実施例］
以下、本発明を図面に基づいて説明する。
第２．３図は本発明に係る半導体集積回路の一実施例を
示す図であり、第２，３図において、第４．５図に示し
た従来例に付された番号と同一番号は同一部分を示す。
示す図であり、第２，３図において、第４．５図に示し
た従来例に付された番号と同一番号は同一部分を示す。
本実施例の半導体集積回路Ｉのチップ領域は、大別して
、コア領域部２、Ｉ／Ｏセル領域部３、パッド領域部４
からなり、本実施例では、コア領域部２には、所定の機
能を有する論理セルが複数集まって構成されたモジュー
ル５として、例えば、ナントゲート９等が配置されてい
る。
、コア領域部２、Ｉ／Ｏセル領域部３、パッド領域部４
からなり、本実施例では、コア領域部２には、所定の機
能を有する論理セルが複数集まって構成されたモジュー
ル５として、例えば、ナントゲート９等が配置されてい
る。
Ｉ／Ｏセル領域部３には、既に論理が完成した論理セル
６として、例えば、ナントゲート／Ｏ等と、コア領域部
２内のナントゲート９から外部に信号を出力する際のナ
ントゲート９の出力を一旦蓄えて出力するだめのバッフ
ァや、外部からの信号をナントゲート９に入力する際に
信号を増幅するアンプ、また、外部からの不良信号によ
る内部回路の破壊を防止するための破壊防止回路等を含
んだＩ／Ｏセルフとが配置されている。なお、７ａ、７
ｂはアンプ、７ｃはバッファである。
６として、例えば、ナントゲート／Ｏ等と、コア領域部
２内のナントゲート９から外部に信号を出力する際のナ
ントゲート９の出力を一旦蓄えて出力するだめのバッフ
ァや、外部からの信号をナントゲート９に入力する際に
信号を増幅するアンプ、また、外部からの不良信号によ
る内部回路の破壊を防止するための破壊防止回路等を含
んだＩ／Ｏセルフとが配置されている。なお、７ａ、７
ｂはアンプ、７ｃはバッファである。
パッド領域部４には、Ｉ／Ｏセル領域部３のＩ／Ｏセル
フの外部入出力端子としてのパッド８が配置されている
。なお、８ａ、８ｂは入力端子、８ｃは出力端子である
。
フの外部入出力端子としてのパッド８が配置されている
。なお、８ａ、８ｂは入力端子、８ｃは出力端子である
。
次に作用を説明する。
まず、第２図に示すように、パッド領域部４の入力端子
８ａ、８ｂから入力された信号が、Ｉ／Ｏセル領域部３
のアンプ７ａ、７ｂによって増幅されて、コア領域部２
のナントゲート９にそれぞれ入力され、この入力された
信号がナントゲート９によってバッファ７ｃを介して出
力端子８ｃがら出力される。
８ａ、８ｂから入力された信号が、Ｉ／Ｏセル領域部３
のアンプ７ａ、７ｂによって増幅されて、コア領域部２
のナントゲート９にそれぞれ入力され、この入力された
信号がナントゲート９によってバッファ７ｃを介して出
力端子８ｃがら出力される。
なお、表１に、第２図における場合の論理が示される。
次に、以上のように設定された半導体集積回路の論理を
表２のように変更する場合、例えば、第３図に示すよう
に、コア領域部２の配線パターンが変更され、Ｉ／Ｏセ
ル領域部３に配置されたナントゲート／Ｏの一方入力に
は、ナントゲート９の一方入力と同一の信号が入力され
るとともに、ナンドゲー目０の他方入力には、ナントゲ
ート９の出力信号が人力され、ナントゲート／Ｏの出力
がバッファ７ｃを介して出力端子８Ｃから出力されるよ
うに、ナントゲート９とナントゲート／Ｏとが接続され
ることにより、簡単に半導体集積回路の論理変更がなさ
れる。
表２のように変更する場合、例えば、第３図に示すよう
に、コア領域部２の配線パターンが変更され、Ｉ／Ｏセ
ル領域部３に配置されたナントゲート／Ｏの一方入力に
は、ナントゲート９の一方入力と同一の信号が入力され
るとともに、ナンドゲー目０の他方入力には、ナントゲ
ート９の出力信号が人力され、ナントゲート／Ｏの出力
がバッファ７ｃを介して出力端子８Ｃから出力されるよ
うに、ナントゲート９とナントゲート／Ｏとが接続され
ることにより、簡単に半導体集積回路の論理変更がなさ
れる。
この場合、Ｉ／Ｏセル領域部３には、モジュール５とし
ての論理ゲートを／Ｏから２０個は容易に配置でき、こ
の数は、予め配置される予備の論理セル６として十分な
数である。
ての論理ゲートを／Ｏから２０個は容易に配置でき、こ
の数は、予め配置される予備の論理セル６として十分な
数である。
このように本実施例では、コア領域部の領域を所定の機
能を有する論理セルだけで有効に利用することができ、
自動レイアウト手法を用いる場合の障害となる予備の論
理セルをコア領域部から除くことができる。
能を有する論理セルだけで有効に利用することができ、
自動レイアウト手法を用いる場合の障害となる予備の論
理セルをコア領域部から除くことができる。
したがって、チップサイズが大きくなるのを防止できる
とともに、自動レイアウト手法に適した予備の論理セル
のレイアウトができる。
とともに、自動レイアウト手法に適した予備の論理セル
のレイアウトができる。
なお、上記実施例はＩ／Ｏセル領域部にナントゲートを
配置した場合を例に採り説明したが、これに限らず、ナ
ントゲートを複数用意しておいたり、ゲートアレイのバ
ルクを用意しておくものであってもよい。
配置した場合を例に採り説明したが、これに限らず、ナ
ントゲートを複数用意しておいたり、ゲートアレイのバ
ルクを用意しておくものであってもよい。
〔発明の効果］
本発明では、コア領域部の領域を所定の機能を有する論
理セルだけで有効に利用することができ、自動レイアウ
ト手法を用いる場合の障害となる予備の論理セルをコア
領域部から除くことができる。
理セルだけで有効に利用することができ、自動レイアウ
ト手法を用いる場合の障害となる予備の論理セルをコア
領域部から除くことができる。
したがって、チップサイズが大きくなるのを防止でき、
自動レイアウト手法に適した半導体集積回路を提供する
ことができる。
自動レイアウト手法に適した半導体集積回路を提供する
ことができる。
第１図は本発明の半導体集積回路の原理説明図、第２．
３図は本発明に係る半導体集積回路の一実施例を示し、 第２図はその論理変更前のチップを示す平面図、第３図
はその論理変更後のチップを示す平面図、第４，５図は
従来例の半導体集積回路を示し、第４図はその論理変更
前のチップを示す平面図、第５図はその論理変更後のチ
ップを示す平面図である。 １・・・・・・半導体集積回路、 ２・・・・・・コア領域部、 ３・・・・・・Ｉ／Ｏセル領域部、 ４・・・・・・パッド領域部、 ５・・・・・・モジュール、 ６・・・・・・既に論理が完成した論理セル、７・・・
・・弓／Ｏセル、 ７ａ、７ｂ・・・・・・アンプ、 ７ｃ・・・・・・バッファ、 ８・・・・・・パッド、 ８ａ、８ｂ・・・・・・入力端子、 ８ｃ・・・・・・出力端子、 ９．／Ｏ・・・・・・ナントゲート。 本発明の半導体集積回路の原理説明図 第１図 一実施例の論理変更前のチップを示す平面回部 図 一実施例の論理変更後のチップを示す平面図第３図 従来例の論理変更前のチップを示す平面図第４図 従来例の論理変更後のチップを示す平面回部 図
３図は本発明に係る半導体集積回路の一実施例を示し、 第２図はその論理変更前のチップを示す平面図、第３図
はその論理変更後のチップを示す平面図、第４，５図は
従来例の半導体集積回路を示し、第４図はその論理変更
前のチップを示す平面図、第５図はその論理変更後のチ
ップを示す平面図である。 １・・・・・・半導体集積回路、 ２・・・・・・コア領域部、 ３・・・・・・Ｉ／Ｏセル領域部、 ４・・・・・・パッド領域部、 ５・・・・・・モジュール、 ６・・・・・・既に論理が完成した論理セル、７・・・
・・弓／Ｏセル、 ７ａ、７ｂ・・・・・・アンプ、 ７ｃ・・・・・・バッファ、 ８・・・・・・パッド、 ８ａ、８ｂ・・・・・・入力端子、 ８ｃ・・・・・・出力端子、 ９．／Ｏ・・・・・・ナントゲート。 本発明の半導体集積回路の原理説明図 第１図 一実施例の論理変更前のチップを示す平面回部 図 一実施例の論理変更後のチップを示す平面図第３図 従来例の論理変更前のチップを示す平面図第４図 従来例の論理変更後のチップを示す平面回部 図
Claims (1)
- 【特許請求の範囲】 所定の機能を有する論理セルが配置されるコア領域部と
、 該コア領域部の論理セルと外部との間の信号を伝達する
入力、および、または出力セルが配置されるＩ／Ｏセル
領域部と、 該Ｉ／Ｏセル領域部の入出力セルの入出力端子となるパ
ッドが配置されるパッド領域部と、からなるチップ領域
を有する半導体集積回路であって、 前記Ｉ／Ｏセル領域部には、前記パッドに対応する位置
に入力、および、または出力セルを設けるとともに、Ｉ
／Ｏセル領域以外の領域には、既に論理が完成した論理
セルを設け、前記半導体集積回路の論理を変更する場合
、該予備の論理セルと前記コア領域部の所定の論理セル
とを接続して論理変更することを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24950590A JPH04127462A (ja) | 1990-09-18 | 1990-09-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24950590A JPH04127462A (ja) | 1990-09-18 | 1990-09-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127462A true JPH04127462A (ja) | 1992-04-28 |
Family
ID=17193967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24950590A Pending JPH04127462A (ja) | 1990-09-18 | 1990-09-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401989A (en) * | 1992-07-06 | 1995-03-28 | Fujitsu Limited | Semiconductor device having a basic cell region and an I/O cell region defined on a surface thereof |
| KR20260012267A (ko) | 2023-07-24 | 2026-01-26 | 테크노 다이나믹스 가부시키가이샤 | 회전 장치 및 회전 장치의 조립 방법 |
-
1990
- 1990-09-18 JP JP24950590A patent/JPH04127462A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401989A (en) * | 1992-07-06 | 1995-03-28 | Fujitsu Limited | Semiconductor device having a basic cell region and an I/O cell region defined on a surface thereof |
| KR20260012267A (ko) | 2023-07-24 | 2026-01-26 | 테크노 다이나믹스 가부시키가이샤 | 회전 장치 및 회전 장치의 조립 방법 |
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