JPH03263128A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 特殊機能を専用に実行するコプロセッサを高速信号線で
接続したパイプライン処理のマイクロプロセッサに関し
、 処理速度を向上せしｔだマイクロプロセッサを提供する
ことを目的とし、 命令制御部、アクセス制御部、およびバス制御部をパイ
プライン状に備え、バスおよび信号線を介して接続され
たコプロセッサに接続可能なマイクロプロセッサであっ
て、前記命令制御部および前記バス制御部に、それぞれ
、前記コプロセッサの状態を監視するコプロセッサ判定
部を設け、前記バス制御部側のコプロセッサ判定部は、
前記コプロセッサからの応答情報のうち、再度報告待ち
を指示するビジー指示以外の情報を前記命令制御部側の
コプロセッサ判定部に送出し、前８己バス制御部側のコ
プロセッサ判定部が前記コプロセッサからの応答情報か
らアクセス可指示情報を判定したときには、該バス制御
部が前記コプロセッサへアクセスを開始するように構成
する。

〔産業上の利用分野〕

本発明は特殊機能を専用に実行するコプロセッサを高速
信号線で接続したパイプライン処理のマイクロプロセッ
サに関する。

〔従来技術〕

近年の半導体回路の高集積化に伴い、大規模で高機能な
マイクロプロセッサが開発されている。

これらのマイクロプロセッサでは、大型コンビコータと
比べて遜色ない機能を有するようになっている。しかし
、浮動小数点の演算などのように大規模な専用回路を必
要とする機能は、マイクロプロセッサに内蔵するには回
路規模の点から難しい。

そこで、大規模な回路を必要とするためにマイクロプロ
セッサ自身に内蔵出来なかった機能については、上記機
能を専用に実行するコプロセッサを別個に製造し、この
コプロセッサとマイクロプロセッサとを専用の高速な信
号線で接続し、上記機能が必要になった時にマイクロプ
ロセッサの指示でコプロセッサを起動することにより、
上記機能をマイクロプロセッサ自身が有しているように
みせかけることができる。近年に開発されたマイクロプ
ロセッサでは、このような信号線（コプロセッサ・イン
タフェース）を有するものがある。

第６図はマイクロプロセッサとコプロセッサを備えた従
来のプロセッサシステムを示す回路図である。第６図に
おいて、マイクロプロセッサ１およびコプロセッサ２は
、制御線ＣＮＴ、アドレス線ＡＤＤ、データ線ＤＴより
なるバス３と、コプロセッサ２の状態（コプロセッサ・
ステータス）を送るための高速専用信号線４により接続
されている。

マイクロプロセッサ１は、パイプライン処理を採用し、
命令制御部１１、アクセス制御部１２、およびバス制御
部１３により構成されている。コプロセッサ・ステータ
スの信号Ｓ、では、コプロセッサ２からの情報がマイク
ロプロセッサ１に送出され、マイクロプロセッサエでは
これらの情報を命令制御部１１内のコプロセッサ判定部
１１Ａで判定して、それによって適切な次の動作を決定
する。

コプロセッサ・ステータスの情報の例を下表に示す。

第７図を参照して第６図の正常状態でのコプロセッサ命
令の動作を説明する。すなわち、サイクルＳ０で命令制
御部１１からの信号Ｓ、によりコプロセッサ２のアクセ
ス指示ａがアクセス制御部１２へ、また、次のサイクル
Ｓ１でアクセス制御部１２からの信号Ｓ２によりアクセ
ス指示ａがバス制御部１３へ、さらに次のサイクルＳ２
でバス制御部１３のレジスタ１３Ａからの信号Ｓ３によ
りアクセス指示ａが制御線ＣＮＴへ、また、この場合、
同時にアドレス線ＡＤＤおよびデータ線ＤＴへもアドレ
スおよびデータ（データ線ＤＴ上のデータＡのみ図示）
が送出される。この結果、コプロセッサ２がアクセスさ
れ、所定の処理を行うと、サイクルＳ３にて処理完了報
告ＯＫ　（＝０１０）を命令制御部１１のコプロセッサ
判定部１１Ａに送出する。なお、第６図においては、高
速信号線４はバス制御部１３を通過して命令制御部１１
のコプロセッサ判定部１１Ａに直接供給される。この結
果、サイクルＳ、〜Ｓ７において、アクセス指示すにつ
いて上記と同様な処理が行われる。

また、コプロセッサ判定部１１Ａが他のコプロセッサ・
ステータス報告未到着Ｎ０Ｐ＝０００、コマンドエラー
−０１１等を判定したときには、命令制御部１１は必要
な再処理等を行う。

〔発明が解決しようとする課題〕

しかしながら、上述のごとく、再度報告待ちを指示する
ビジー指示（ＢＵＳＹ＝００１）がある。

これはコプロセッサ２が処理に長時間かかる場合、マイ
クロプロセッサ１もそれにあわせて長時間停止している
と割り込み等の急を要する指示を受は付けられなくなる
ため、割り込み等の急を要する指示がある場合にはそち
らを実行できるようにコプロセッサ２が一時的に状態を
返してくるものでアリ、マイクロプロセッサ１ではこの
指示を受けたら、割り込み等の急を要する指示があるか
どうかを調べて、ある場合はその指示に従い、ない場合
はもう一部コプロセッサ２からの応答ＯＫ＝０１０を待
つという動作をするためである。

すなわち、第８図に示すように１、サイクルＳ３にてコ
プロセッサ２がコプロセッサ・ステータスとしてビジー
指示（ＢＵＳＹ＝００１）を発生すると、次の応答ＯＫ
＝　（０１０）があるまでの間たとえばサイクル８４〜
Ｓ６では、割り込み等の急を要する指示を実行しない場
合であっても、命令制御部１１は次のコプロセッサ２の
アクセス指示すを発生することができず−、サイクルＳ
６にてコプロセッサ２の次の応答ＯＫがあった後のサイ
クルＳ７にて初めて命令制御部１１がアクセス指示すを
発生することになる。したがって、アクセス可情報は、
バス制御部１３にとって、命令制御部１１、アクセス制
御部１２を介して伝達されることになり、パイプライン
処理が生かされず、コプロセッサ２のアクセス指示すに
対する処理は遅れ、処理速度の面で望ましくない。

したがって、本発明の目的は、処理速度を向上せしめた
プロセッサシステムを提供することにある。

〔課題を解決するための手段〕

上述の課題を解決するための手段は第１図に示される。

すなわち、命令制御部１１、アクセス制御部１２、右よ
びバス制御部１３をパイプライン状に備え、バス３およ
び高速信号線４を介して接続されたコプロセッサ２に接
続可能なマイクロプロセッサであって、命令制御部１１
およびバス制御部に、それぞれ、コプロセッサ２の状態
を監視するコプロセッサ判定部１１Ａ、　１３Ｂを設け
る。バス制御部１１側のコプロセッサ判定部１１Ａは、
コプロセッサからの応答情報Ｓ５のうち、再度報告待ち
を指示するビジー指示ＢＵＳＹ以外の情報Ｓ５＋を命令
制御部側のコプロセッサ判定部１１Ａに送出する。また
、バス制御部１３側のコプロセッサ判定部１３Ｂがコプ
ロセッサ２からの応答情報Ｓ５からアクセス可指示情報
ＯＫを判定したときには（ＳＳ）、ハス制御部１３がコ
プロセッサ２ヘアクセスを開始するようにする。

〔作　用〕

上述の手段によれば、コプロセッサ２からのビジー指示
があった場合には、コプロセッサ判定部１３Ｂはコプロ
セッサ判定部１３Ａには何ら情報は送出されず、コプロ
セッサ２からのアクセス可指示情報ＯＫをコプロセッサ
１３Ａが受けた場合には、バス制御部１３がただちにコ
プロセッサ２にアクセス指示を行うようにする。つまり
、アクセス可情報ＯＫを命令制御部１１、アクセス制御
部１２を介さずにバス制御部１３に伝達したことになり
、パイプラインの２段分、処理速度が早くなる。したが
って、この場合には、命令制御部１１Ａはコプロセッサ
２に対するアクセス指示を２回連続して行えるようにす
る。また、命令制御部１１において、次の処理への移行
のみを考えた場合、コプロセッサ２がビジー指示を返し
てきた場合、割り込みがある場合はエラーの時と同様に
次の動作を中止して、割り込みの処理に入ればよく、割
り込みがない場合はコプロセッサ２からの応答ＯＫが返
って来ていないように見せ掛ければ、命令制御部１１で
再度アクセス要求を行う必要がなくなり、次の要求の準
備を行うことができ、パイプライン処理が有効に活用さ
れる。

〔実施例〕

第２図は本発明に係るマイクロプロセッサを有するプロ
セッサシステムの一実施例を示すプロッり回路図であっ
て、第６図の回路にコプロセッサ判定部１３Ｂを付加し
たものである。このコプロセッサ判定部１３Ｂはコプロ
セッサ２からのコプロセッサ・ステータスのうちビジー
指示ＢＵＳＹ　（＝００１）以外の情報をすべて命令制
御部１１のコプロセッサ１１Ａに送出し、また、コプロ
セッサ２からのアクセス可指示０Ｋ（＝　１０１）を判
別した場合には、バス制御部１３は内部レジスタ１３Ａ
によりただちにコプロセッサ２のアクセスを行う。

このため、コプロセッサ判定部１３Ｂは第３図のごとく
構成される。

第３図において、コプロセッサ２からの情報はレジスタ
１３１に一旦蓄積される。この情報は比較器１３２によ
りレジスタ１３３内の値０．０１　　（ＢＵＳＹを表わ
す）と比較され、この結果、該情報が００１の場合にゲ
ート１３４がオフとされ、該情報が００１以外の場合に
該情報はゲート１３４を介してコプロセッサ判定部１１
Ａに送出される。つまり、ビジー指示ＢＵＳＹ以外の情
報がコプロセッサ判定部１１Ａに送出される。

また、レジスタ１３１の情報は比較器１３５によりレジ
スタ１３６内の値１０１　　（＝ＯＫ）と比較され、こ
の結果、該情報が１０１の場合には内部レジスタ１３Ａ
にアクセス指示信号が送ａされる。

第４図を参照して第２図の正常状態でのコプロセッサ命
令の動作を説明する。すなわち、サイクルＳ０で命令制
御部１１からの信号Ｓ１によりコプロセッサ２のアクセ
ス指示ａがアクセス制御部１２へ、また、サイクルＳ１
でアクセス制御部１２からの出力Ｓ２によりバス制御部
へアクセス指示ａが送出され、また、同時に、命令制御
部からの信号Ｓ１によりコプロセッサ２のアクセス指示
すがアクセス制御部１２へ送出される。さらに、次のサ
イクルＳ２にてアクセス制御部１２からの信号Ｓ２のレ
ジスタ１３Ａからの信号Ｓ３によりアクセス指示ａが制
御線ＣＮＴへ、また、この場合、同時に、アドレス線Ａ
ＤＤおよびデータ線ＤＴへもアドレスおよびデータ（Ａ
のみ代表図示）が送出される。この結果、コプロセッサ
２がアクセスされ、所定の処理たとえば浮動小数点の演
算を行うと、サイクルＳ、にて処理完了報告ＯＫ　（＝
１０１）がコプロセッサ・ステータスとしてコプロセッ
サ判定部１３Ｂに送出され、このコプロセッサ・ステー
タスＯＫはサイクルＳ、にて命令制御部１１のコプロセ
ッサ１１Ａに送出され、命令制御部１１は次のコプロセ
ッサ２のアクセス指示が可能となる（なお、第４図にお
いては該アクセス指示は行っていない）。また、サイク
ルＳ、では同時に、バス制御部１３がコプロセッサ判定
部１３Ｂのコプロセッサ・ステータスＯＫの判定結果を
受けて内部レジスタ１３Ａによりアクセス指示すが制御
線ＣＮＴへ、また、アドレス右よびデータがアドレス線
ＡＤＤおよびデータ線ＤＴに送出される。この結果、コ
プロセッサ２がアクセスされ、所定の処理を行うと、サ
イクルＳ、にて処理完了報告ＯＫがコプロセッサ判定部
１３Ｂに、次いで、サイクルＳ６にて処理完了報告ＯＫ
がコプロセッサ判定部１１Ａに送出されることになる。

このように、パイプライン処理を活用して命令制御部１
１はアクセス指示ａ、ｂを連続に発生できる。

第８図を参照して第２図のビジー指示の場合のコプロセ
ッサ命令の動作を説明する。

サイクルＳ２までは第７図の場合と同様である。

サイクルＳ３にてコプロセッサ２がコプロセッサ・ステ
ータスとしてビジー指示ＢＵＳＹを発生すると、コプロ
セッサ判定部１３Ｂに到達しても（Ｓ、）、コプロセッ
サ判定部１１Ａに到達しない（ＳＳ’）。したがって、
命令制御部１１では、バス制御部１３は次のコプロセッ
サの応答ＯＫを待つことになり、命令制御部１１、アク
セス制御部１２では応答が返ってきていない時と同じ状
態でいることになる。

この間では、命令制御部１１は、上述のごとく、割り込
み等の急を要する指示があれば実行する。

そして、サイクルＳ７にてバス制御部１３は内部レジス
タ１３Ａからの信号Ｓ３によりアクセス指示すが制御線
ＣＮＴへ、また、この場合、同時に、アドレスおよびデ
ータＢがアドレス線ＡＤＤおよびデータ線ＤＴへ送出さ
れ、この結果、コプロセッサ２はアクセス指示すを実行
することになる。

このように、第５図においては、アクセス指示ｂの処理
（サイクルＳ７）は、従来の第８図におけるアクセス指
示すの処理（サイクル８７〜Ｓｓ）に比較して速度が早
い。

〔発明の効果〕

以上説明したように本発明によれば、パイプライン処理
の下流のバス制御部においてコプロセッサのステータス
を判定してこの判定結果に応じて次のアクセス指示を行
うので、パイプライン処理を有効に活かすことができ、
処理速度を向上できる。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセッサの基本構成を
含むブロック回路図、 第２図は本発明に係るマイクロプロセッサを有するプロ
セッサシステムの一実施例を示すブロック回路図、 第３図は第２図のコプロセッサ判定部１３Ｂの詳細なブ
ロック回路図、 第４図、第５図は第２図の回路動作を説明するタイミン
グ図、 第６図は従来のマイクロプロセッサを有するプロセッサ
システムを示すブロック回路図、第７図、第８図は第６
図の回路動作を説明するタイミング図である。 １：マイクロプロセッサ、　　２：　コプロセッサ、１
１：命令制御部、　　　　１２：アクセス制御部、１３
：バス制御部、 １１Ａ、　１３Ｂ　：　コプロセッサ判定部。

Claims (1)

1. 【特許請求の範囲】 １、命令制御部（１１）、アクセス制御部（１２）、お
   よびバス制御部（１３）をパイプライン状に備え、バス
   （３）および信号線（４）を介してコプロセッサ（２）
   に接続可能なマイクロプロセッサであって、 前記命令制御部および前記バス制御部に、それぞれ、前
   記コプロセッサの状態を監視するコプロセッサ判定部（
   １１Ａ、１３Ａ）を設け、 前記バス制御部側のコプロセッサ判定部は、前記コプロ
   セッサからの応答情報（Ｓ＿Ｓ）のうち、再度報告待ち
   を指示するビジー指示以外の情報（Ｓ＿Ｓ’）を前記命
   令制御部側のコプロセッサ判定部に送出し、 前記バス制御部側のコプロセッサ判定部が前記コプロセ
   ッサからの応答情報からアクセス可指示情報を判定した
   ときには、該バス制御部が前記コプロセッサへアクセス
   を開始するマイクロプロセッサ。