JPH03263351A - 半導体基板の製造方法 - Google Patents

半導体基板の製造方法

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JPH03263351A
JPH03263351A JP2187223A JP18722390A JPH03263351A JP H03263351 A JPH03263351 A JP H03263351A JP 2187223 A JP2187223 A JP 2187223A JP 18722390 A JP18722390 A JP 18722390A JP H03263351 A JPH03263351 A JP H03263351A
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semiconductor substrate
main surface
groove
semiconductor
etching
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Taiji Usui
臼井　太二
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は１個若しくは複数の大電流または高耐圧のパ
ワーデバイスと、それらを制御する低電流・低電圧のロ
ジックデバイスを同一チップ内に形成するインテリジェ
ントパワー素子の製造に好適な半導体基板の製造方法に
関するものである。
（従来の技術） 従来、同一の半導体基板内に異なる導電型領域を持つ半
導体基板の製造方法としては、たとえば特願昭６１−３
１４３６４号明細書に記載されており、また、第５　Ｅ
　（ａ）〜第５図（ｃ）に示されるものがあり、第５図
を例にとって説明する。
まず、第５図（ａ）に示すように、たとえば、Ｎ型の半
導体基板１０１の一方の主表面側にＳｉＪ膜１０２を形
成後、ホトリソエツチング工程にて、所望のパターンに
開口部１０３を形成する。
次に、第５図（ｂ）に示すように、Ｐ型の不純物をイオ
ン注入にて前記開口部１０３の半導体基板１０１内にＰ
型不純物層１０４を形成する。
その後、引き続いて熱処理をすることで、このＰ型不純
物層１０４中のＰ型不純物がＮ型の半導体基＃Ｆｉ１０
１内に拡散して、第５図（ｃ）に示すように、Ｐ型半導
体領域１０５を形成する。
このようにして、同一の半導体基板１０１内に異なる導
電型領域を持つ半導体装置が製造される。
この製造方法で、たとえば、ＭＯＳのＰ−ウェル領域や
バイポーラ素子のＮ型エピタキシャル領域のＰ型アイソ
レーション領域は形成されるのが一般である。
また、第６図（ａ）ないし第６図（ｆ）は従来の別の半
導体基板の製造方法を説明するための工程断面図であり
、次にこの第６図（ａ）〜第６図（ｆ）により半導体基
板の製造方法について説明する。
まず、第６図（ａ）に示すように、Ｎ型の不純物を高濃
度に含み、（１００）の結晶方位を持つ厚さ５００　ｔ
ｔｍ程度のＮ゛半導体基板２０１の一方の主表面側にＮ
型のエピタキシャル層２０２を厚さ３０μｍ程度生成す
る。
次に、第６図（１））に示すように、Ｎ゛半導体基板２
０１の反対の主表面側に第１の絶縁膜２０３を形成した
後、後述する浅い分島領形成領域上のこの第１の絶縁膜
２０３を通常のホトリソ工程にて除去する。その後、残
存している前記第１の絶縁膜２０３をマスクとしてアル
カリ系のエツチング液でＮ°半導体基板２０１の一部を
エツチングにより除去する。
この際前記Ｎ型エピタキシャル層２０２と近接するＮ゛
半導体基板２０１の一部をＮ゛埋込層２１２（第６図（
ｄ））として作用させるように５〜ｌＯμｍ程度残すこ
とが望ましい。
次に、第６図（ｃ）に示すように、前記第１の絶縁膜２
０３を希ＩＦ溶液にてエツチングにより除去した後、新
たに第２の絶縁膜２０４をＮ＋半導体基板２０１の前記
エツチング面を含む表面上に形成する。そして、ホトリ
ソエツチング技術により、前記第２の絶縁膜２０４を所
定のパターンにパターニングする。
続いて、この第２の絶縁膜２０４のパターンをマスクと
してアルカリ系エツチング液でＮ′″半導体基板２０１
とＮ型エピタキシャル層２０２をエツチングし、深いＶ
溝２０５と浅いＶ溝２０６を形成する。
次いで、第６図（ｄ）に示すように、前記第２の絶縁膜
２０４を希ＨＦ溶液でエツチング除去した後、前記深い
■溝２０５と浅い■溝２０６を含む表面に分離絶縁膜２
０７を被着形成する。そして、この分離絶縁膜２０７上
に５ｉ−Ｂ−０系のガラス粒子から成るガラス層２０Ｂ
を被着堆積する。
この後支持半導体基板２０９をガラス層２０Ｂ上に設置
し、１２００°Ｃ程度の電気炉で焼結して前記Ｎ゛半導
体基板２０１と支持半導体基板２０９を焼結されたガラ
ス層２０８を介在させて接着させる。
次にＮ型エピタキシャル層２０２の露出している面側を
前記深いＶ溝２０５と浅い■溝２０６の先端が露出する
まで第６図（ｄ）のＡ−Ａ線で表わされる領域まで研磨
除去する。
このようにして、深い分離島２１０と浅い分離島２１１
が各々複数個形成される。
次に、第６図（ｅ）に示すように、周知の技術により深
い分離島２１０に大電流または高耐圧のパワーデバイス
２１３を、また浅い分離島２１１には低耐圧のロジック
デバイス２１４をそれぞれ形成する。
さらに、前記支持半導体基板２０９、ガラス層２０８と
Ｎ′″半導体基板２０１をＢ−Ｂ線まで研磨除去し、深
い分離島２１０のＮ゛半導体基板２０１を露出させる。
しかる後、第６図（ｆ）に示すように、前記深い分離島
２１０の前記＋３−Ｂ研磨面上に裏面電極金属２１５を
形成する。かくして、インテリジェントパワー素子が完
成する。
（発明が解決しようとする課題） しかしながら、以上述べた従来の製造方法では、たとえ
ば、第５図を例にとれば、Ｐ型半導体領域１０５をＮ型
の半導体基板１０１中に深く形成する際には、前述のイ
オン注入後の熱処理としては非常に長い時間を必要とす
る欠点があった。たとえば、Ｎ型（１００）２０Ω・ｃ
ｍの基板に３０ｎの深さにＰ型半導体領域を形成するに
は、１２００°Ｃで６０時間という長い時間を必要とし
た。
さらに、この熱処理によって、Ｐ型不純物層１０４は半
導体基板１０１に形成された開口部１０３の深さ方向に
拡散するだけでなく、横方向にも拡散し、その長さは、
深さ方向の約８０％にも達する。
この横方向への拡散によって形成されるＰ型半導体領域
は、たとえばバイポーラ素子のＮ型エピタキシャルのア
イソレーション領域として使用する場合は無効領域とな
るために、集積度を非常に悪くするものであった。
以上のように半導体基板内に異なる導電型の領域を深く
形成する隙には、長時間の熱処理を要することと、それ
によって増加する無効領域のために集積度を悪くする欠
点があった。
また、従来技術の一つの応用として、例えばｒ　Ｉｎｔ
ｅｇｒａｔｅｄ　４Ｃｉｒｃｕｉｔｓ　ｆｏｒ　ｔｈｅ
　Ｃｏｎｔｒｏｌ　ｏｆＨｉｇｈ　ＰｏｗｅｒＪＰ４０
８〜Ｐ４１３、アイ　イーデー　エムＩＥＤＭ’８３に
開示されたものがあり、スマートパワーデバイスのパワ
一部とロジック部の分離方法への適用のあることが記載
されている。しかしＮ゛基板上へのＰ型、Ｎ型２回の長
時間のエピタキシャル工程を必要とするばかりでなく、
Ｎ゛基板Ｎ型エピタキシャル領域を継ぐためのＮ゛拡散
Ｎ型エピタキシャル領域のアイソレーション拡散に長時
間を要するという問題点があった。
さらに、第６図（ａ）〜第６図（ｆ）で述べた製造方法
では、第６図（ｂ）、第６図（ｃ）に示されるＮゝ半導
体基板２０１のアルカリ系エツチング液によるエツチン
グ除去および深い■溝２０５と浅いＶ溝２０６形成によ
り、このＮ゛半導体基板２０１の機械的強度が低下して
後続の工程で破損する等、技術的に十分満足できるもの
は得られなかった。
また、機械的強度を増すために、Ｎ型エピタキシャル層
２０２を予め十分に厚く形成することも可能ではあるが
、Ｎ型エピタキシャル層２０２形成に長時間を要するの
みならず、Ｎ′″半導体基板２０１からのＮ型不純物の
オートドーピング現象により、高比抵抗のＮ型エピタキ
シャル層２０２が得られない等の問題があった。
請求項１の発明は前記従来技術が持っている問題点のう
ち、Ｎ゛型半導体基板の一部をエツチングにより除去す
る際に、このＮ＋型半導体基板の機械的強度が劣化する
という問題点について解決した半導体基板の製造方法を
提供するものである。
また、請求項２の発明は前記従来技術が持っている問題
点のうち、長時間の熱処理と集積度の悪化という問題点
について解決した半導体基板の製造方法を提供するもの
である。
さらに、請求項３の発明は前記従来技術が持っている問
題点のうち、エビタキシャル工程回数が多い点と、Ｎ゛
基板Ｎ型エピタキシャル領域のアイソレーション拡散に
長時間を要する点に′つぃて解決した半導体基板の製造
方法を提供するものである。
（課題を解決するための手段） 請求項１の発明は、前記問題点を解決するために、半導
体基板の製造方法において、高濃度の不純物を有する第
１導電型の第１の半導体基板と低濃度の不純物を有する
第１導電型の第２の半導体基板とのそれぞれの一方の主
表面側同志を貼り合わせた後に第１の半導体基板の他方
の主表面側の所定部分を所定深さまで第１のエツチング
で除去する工程と、第１の半導体基板の残存する他方の
主表面と第１のエツチングで露出した主表面上から所定
の部位を所定の深さまで第２のエツチングで除去して■
溝を形成した後分離絶縁膜を介して１ 支持体層を形成する工程と、第２のエツチングの先端部
が露見するまで第２の半導体基板の他方の主表面側を研
磨して深さの異なる複数の分離島を形成する工程とを導
入したものである。
また、請求項２の発明は前記問題点を解決するために、
半導体基板の製造方法において、半導体基板の所定領域
に四部を形成し、この凹部に半導体基板とは異なる導電
型あるいは同一導電型であるが不純物濃度の異なる第２
の半導体を滴下して第２の半導体領域を形成する工程を
導入したものである。
さらに、請求項３の発明は前記問題点を解決するために
、半導体基板の製造方法において、半導体基板と同一の
導電型のエピタキシャル領域を一方の主表面に形成し、
半導体基板の他方の主表面に四部を形成したのちに絶縁
膜を形成する工程と、半導体基板の他方の主表面からエ
ピタキシャル領域に達する■溝部を形成して半導体基板
とは反対の導電型の不純物領域形成後にエピタキシャル
領域を不純物領域が露出するまで研磨する工程とを２ 導入したものである。
（作　用） 請求項１の発明によれば、半導体基板の製造方法におい
て、以上のような工程を導入したので、第１の半導体基
板と第２の半導体基板を貼り合わせた状態で深さの異な
る複数の分離島を形成するから、第２の半導体基板を厚
く形成でき、機械的強度の劣化を抑制するとともに、第
１の半導体基板からのオートドーピング現象をなくする
ことになり、高比抵抗の第２の半導体基板の形成を可能
とし、したがって、前記問題点が除去できる。
また、請求項２の発明によれば、半導体基板の製造方法
において、以上のような工程を導入したので、凹部に第
２導電型の溶融半導体を滴下して第２の半導体領域を短
時間に形成することになり、したがって前記問題点を除
去できる。
さらに、請求項３の発明によれば、半導体基板の製造方
法において、以上のような工程を導入したので、半導体
基板からエピタキシャル領域に達するＶ溝部↓こ第２導
電型不純物領域を形成後に、エピタキシャル領域を研磨
して、第２導電型不純物領域を露出させることにより、
凹部側に形成されたエピタキシャル領域のロジック部と
凹部を形成しない側に形成したエピタキシャル領域のパ
ワー出力部のアイソレーション拡散を短時間で形成する
ことになり、したがって、前記問題点が除去できる。
（実施例） 以下、この発明の半導体基板の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
−はその第１実施例を説明する工程断面図である。
まず、第１図（ａ）に示すように、５００−程度の厚さ
を有し、比抵抗が例えば０．０１Ω・ｃｍ程度のＮ′″
半導体基板ｌと、たとえば比抵抗が３Ω・ｃｍ程度のＮ
型半導体基板２を、たとえばＨＦ水溶液中で親水性処理
を施こしたＳｉウェハ同志を直接貼り合わせるウェハ貼
り合わせ方法（シリコンダイレクトボンディング）によ
って互の一方の主表面同志を接着する。
３ ここで、Ｎ型半導体基板２の厚さとしては後に続く工程
での破損を生しさせないため１００μｍ以上あることが
望ましい。
次いで、第１図（ｂ）に示すように、上記Ｎ゛゛導体基
板１の他方の主表面に第１の絶縁膜３を形成後、後述す
る浅い分離島形成予定領域上の上記第１の絶縁膜３を除
去する。
次に、後述する深い分離島形成予定領域上に残存する上
記第１の絶縁膜３をマスクとして、Ｎ゛゛導体基板１を
アルカリ系のエツチング液で深さ４００ｎ程度までエツ
チング除去する。
この場合、Ｎ゛゛導体基板１のＮ型半導体基板２と近接
する部分を後述するＮ゛゛込層として作用させるため、
少なくとも５〜１０即厚程度残すことが望ましい。
次に、上記第１の絶縁膜３を除去し、Ｎ゛゛導体基板１
の上記エツチング面を含む表面に、第１図（ｃ）に示す
ように、第２の絶縁膜４を形成する。
次いで、ホトリソエツチング技術により、上記第２の絶
縁膜４を所定パターンにパターニングす５ る。続いて、上記第２の絶縁膜４のパターンをマスクと
して、アルカリ系のエツチング液でＮ＋半半導体基板上
Ｎ型半導体基板２をエツチングし、深いＶ溝５と浅いＶ
溝６を形成する。
次いで、上記第２の絶縁膜４を希ＨＦ溶液でエツチング
除去した後、第１図（ｄ）に示すように、Ｎ＋＋導体基
板１とＮ型半導体基板２の深いＶ溝５と浅いＶ溝６を含
む表面に、分離絶縁膜７を被着形成する。
次に、第１図（ｅ）に示すように、通常の誘電体分離基
板の製造法にしたがい、まず支持体となる多結晶Ｓｔ層
８をたとえば、５ｔＨ２ＣＲ２の水素還元法で５００ｎ
程度成長し、次いで、この多結晶Ｓｔ層８の先端を平滑
にするためにＡ　Ｉ−Ａ　１線まで、またＮ型半導体基
板２の他方の主表面側を上記深いＶ溝５、浅いＶ溝６の
先端が露見するＢ１−Ｂ１線まで順次研磨除去する。
このようにして、Ｎ３埋込層９を有する複数の深い分離
島１０と浅い分離島１１が形成される。
その後、第１図（ｆ）に示すように、周知の技術に６ より、複数の深い分離島１０には、パワーデバイスを、
また浅い分離島１１にはロジックデバイスを夫々形成す
る。
さらに、上記多結晶Ｓｔ層８をＣ１−Ｃｌ線まで研磨し
て除去し、深い分離島１０のＮ１半導体基板１面を露出
させる。
しかる後、第１図（ｇ）に示すように、上記ＣｌＣ１線
の研磨面に、裏面電極用金属、たとえばクロム−ニッケ
ルー金（ｃｒ−Ｎｉ−Ａｕ）膜を形成した後、この裏面
電極用金属膜をＮ゛゛導体基板１の露出面上にのみ残し
、他の部分をエツチング除去し、裏面電極１２を形成す
る。かくして、インテリジェントパワー素子を完成する
。
この第１図の実施例では、Ｎ゛半半導体基板上Ｎ型半導
体基板２の導電型および比抵抗を限定して説明したが、
他の導電型およびこの実施例と異なる比抵抗に対しても
適用できることは勿論である。
次に、この発明の第２実施例について図面に基づき説明
する。第２図（ａ）ないし第２図（ｄ）はその工程断面
図である。
まず、第２図（ａ）に示すように、（１００）の結晶方
位を持つ第１の導電型の半導体基板２１の一方の主表面
側に絶縁膜として５ｉ０２膜２２を形成した後、所望の
パターンにホトリソエツチング工程で開口部２３を形成
する。
次に、第２図（ｂ）に示すように、前記５ｉ０２膜２２
をマスクとしてアルカリ異方性エツチングにて、凹部２
４を形成する。
ここで、アルカリエツチング液としては、ＫＯ■ＩＰＡ
　−８２０（７）混合液を７０〜８０°Ｃにして用いる
と、凹部２４の形状のくずれや、マイクロピラミッドの
発生が押えられる。
四部２４の深さおよび大きさは前述の開口部２３の大き
さおよびアルカリ異方性エツチングの時間をコントロー
ルすることで、所望の値を容易に得られる。
また、この第２実施例では、凹部２４は断面形状が台形
状の例を示しているが、完全なＶ溝形状とすることもで
きる。
次に、第２図（ｃ）に示すように、第１の導電型の半導
体基板２１と異なる第２の導電型の不純物を有する第２
の半導体を溶融したのち、半導体基板２１の一方の主表
面上に直接滴下、またはスプレ状にして滴下する。
この溶融した第２の半導体滴下は特開昭５８１６２０３
５号公報により開示され、かつ特願昭６１−１３４１７
５号明細書に記載されているように、第１の導電型の半
導体基板２１を予め１３００°Ｃ付近に加熱した回転ス
テージ上に乗せておき、その上に１４４０　’Ｃ程度に
溶融した第２の半導体を滴下するものであり、第３図に
スピン法の概略図を示す。
この第３図に示すように、矢印Ａ１方向に回転する回転
ステージ４５上に第１の導電型の半導体基板２１を載置
させるとともに、回転ステージ４５の周囲に加熱ヒータ
４１ａを配置して、回転ステージ４５とともに半導体基
板２１を加熱する。
また、半導体基板２１の上方には、石英ロート４３を配
置し、この石英ロート４３の上方に石英９ るつぼ４２を配置し、この石英るつぼ４２内に第２の導
電型の不純物を含む溶融半導体４４を充填し、石英るつ
ぼ４２の外周面側に配置した加熱ヒータ４１ｂにより、
石英るつぼ４２を加熱することにより、その内部の溶融
半導体４４を溶融している。
石英るつぼ４２内で溶融した溶融半導体４４は、石英る
つぼ４２から滴下して、石英ロート４３を経て、半導体
基板２１上に滴下する。
この半導体基板２１は回転ステージ４５とともに回転さ
れ、かつ加熱ヒータ４１ａにより加熱されているから、
溶融半導体４４は半導体基板２１上に塗布され、凹部２
４内に充填されることになる。
ここで、溶融半導体４４とＳｉＯ□膜２２上２２触角は
９０６以上と非常に大きいために、ぬれ性が悪（，５ｉ
０２膜２２上に滴下された溶融半導体４４はすぐにはじ
かれて、溶融半導体４４は前記凹部２４にのみ堆積され
、第２図（ｃ）に示すように、半導体基板２１には第２
の半導体領域２５が形成さ０ れる。
また、この際第２の半導体領域２５は凹部２４が単結晶
面を露出させているために、この第２の半導体領域２５
も単結晶となる。
次に、前記半導体基板２１の一方の主表面側をポリッシ
ングして第２図（ｄ）に示すように平坦化する。
ここで、ポリッシングして平坦化する領域は凹部２４上
に飛び出している僅かの第２の半導体領域２５であるた
めに短時間で平坦化され、しかもＳｉＯ□膜２２上２２
ッシングのストッパとなるために、容易に平坦化される
。
ＳｉＯ□膜２２上２２図（均の状態では残しているが、
これはポリッシングで完全に除去するかまたはエツチン
グにて除去してもよい。
この第２実施例では、第１導電型の半導体基板２１と第
２の半導体領域２５の導電型は異なるとしたが、たとえ
ばＮ＋とＮまたはＰ＋とＰというように、同し導電型で
あって不純物濃度が異なる場合でも適用できる。
また、第２実施例では（１００）方位の基板を用いたが
、（１１１）の基板を用いてアルカリ異方性エツチング
の代わりに硝酸−弗酸系のエツチングを用いても適用で
きる。
次に、この発明の第３実施例について説明する。
第４図（ａｌないし第４図（樽は、この第３実施例を説
明するための工程断面図である。
この第３実施例は多出力のスマートパワーデバイスの分
離方法に係るものである。まず、第４図（ａ）に示すよ
うに、半導体基板としてＮ”（１００）Ｓｔ基板３１の
一方の主表面側に所望の厚さのＮ型のエピタキシャル領
域３２を形成したち、前記Ｎ″ＳｉＳｉ基板他方の主表
面側に厚さ１−以上の熱ＳｔＪ膜３３を形成して、その
後、所望の開口部３４をホトリソエツチングにて形成す
る。
ここで、Ｎ型エピタキシャル層３２の厚さは約１００ｎ
程度必要となる。
次に、第４図（ｄ）に示すように、前記熱ＳｉＯ□膜３
３をマスクとして、アルカリ異方性エツチングを行ない
、Ｎ′″Ｓｉ基板３１に凹部３５を形成する。
２ このとき、Ｎ”Ｓｉ基板３１は完全に除去することなく
、一部分を残す。このＮ“Ｓｉ基板３１の残存部分はス
マートパワーデバイスの分離完了後番こは、ロジック部
の底部に残存し、コレクタ抵抗を下げる役割をする。
次に、第４図（ｃ）に示すように、前記四部３５を含む
Ｎ″Ｓｉ基板３１の他方の主表面側に約２００ÅのＳｉ
Ｏ□膜３６を熱酸化またはＣＶＤ法で形成後、連続して
窒化膜３７を約１０００人形成する。
次に、第４図（ｄ）に示すように、所望のパターンを形
威して、前記熱ＳｉＯ２膜３３、窒化膜３７、Ｓｉｎｇ
膜３６をホトリソエツチングにて除去したのち、第４図
（ロ）と同様にして、アルカリ異方性エツチングを行な
い、その先端が前記Ｎ型のエピタキシャル領域３２の所
望の深さに達するまでＶ溝部３８を形成する。
この際、深さの異なる■溝部３８の形成はアルカリエツ
チングのマスクとなる熱ＳｉＯ□膜３３、窒化膜３７．
５ｔ（ｈ膜３６の開口部３４の巾を適当な値に選ぶこと
で容易に実現できる。
３ 次に、第４図（ｅ）に示すように、前記第４図（ｄ）で
マスクとなった窒化膜３７　、ＳｉＯ□膜３６をエツチ
ングにより除去する。このとき、熱ＳｉＯ□膜３３は十
分に厚いためにそのまま残存する。
次に、第４図（ｆ）に示すように、第１の実施例にて示
したと同様にして、Ｐ型の不純物を含む溶融Ｓｉを直接
滴下、またはスプレ状にして滴下することで、Ｐ型不純
物領域３９が前記■溝部３８に充填されて形威される。
このとき、熱Ｓｉｎｇ膜３３上には、Ｐ型不純物領域３
９は形威されない。
次に、Ｎ”Ｓｉ基板３１の他方の主表面側をポリッシン
グして、第４図（濁に示すように、平坦化する。その後
、Ｎ型のエピタキシャル領域３２を前記Ｖ溝部３８の先
端が露見するまで研磨により除去して、パワー出力部４
０Ａ、ロジック部４０Ｂの各々の領域がＰ型不純物領域
３９で分離された多出力のスマートパワーデバイスの分
離が完成する。
（発明の効果） 以上詳細に説明したように、請求項１の発明に４ よれば、分離島内で能動領域を形威する部分を第１およ
び第２の半導体基板の貼り合わせ法により形成するよう
にしたので、第１の半導体基板からのオートドーピング
がないため、高比抵抗の半導体基板を容易に形威でき、
しかも厚くすることが可能である。
また、エピタキシャル形成法より短時間でしかも低コス
トでＮ型基板を形成できるとともに、第１の半導体基板
に重ねて第２の半導体基板を厚く形成することが容易で
あり、このため、アルカリエツチング後においても基板
全体の強度が大きく、誘電体分離基板の支持体を形威す
る上で、従来例で示されるようなガラス層を界在させる
という特別な方法を採用することなく、通常のＣＶＤ法
による多結晶Ｓｉ成長が可能である。
また、請求項２の発明によれば、第１の導電型の半導体
基板の所定領域にエツチングして凹部を形威し、この四
部に半導体基板とは異なる第２の導電型または半導体基
板と同一導電型であるが不純物濃度の異なる溶融した第
２の半導体を充填するようにしたので、エツチング工程
、溶融半導体Ｓ＋の滴下、ポリッシュの３工程が増加す
るが、従来の長時間拡散法に比べると非常に短時間で、
しかも横方向の拡散広がりが極端に少ないために無効面
積が少なく、したがって、集積度が高くなるという効果
が期待できる。
さらに、請求項３の発明によれば、第１の導電型の半導
体基板の一方の主表面にそれと同一導電型のエピタキシ
ャル領域を形威し、他方の主表面に凹部を形威したのち
に、絶縁膜を形威してパターン化してＶ溝部を形威し、
このＶ溝部内に半導体基板とは異なる第２の導電型の不
純物領域を形威し、エピタキシャル領域を研磨して、■
溝部の不純物領域を露出させ、パワー出力部とロジック
部を形成するようにして、多出力のスマートパワーデバ
イスの分離方法に適用するようにしたので、従来の方法
に比べてエピタキシャルの工程回数が減るとともに、エ
ピタキシャル領域と半導体基板間のアイソレーション拡
散時間が短縮できる。
６
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｇ）はこの発明の半導体基
板の製造方法の第１実施例の工程断面図、第２図（ａ）
ないし第２図（ｄ）はこの発明の半導体基板の製造方法
の第２実施例の工程断面図、第３図は同上第２実施例の
溶融半導体の滴下の説明図、第４図（ａ）ないし第４図
（ｇ）はこの発明の半導体基板の製造方法の第３実施例
の工程断面図、第５図（ａ）ないし第５図（ｃ）および
第６図（ａ）ないし第６図（ｆ）はそれぞれ従来の半導
体基板の製造方法の工程断面図である。 ｌ・・・Ｎ゛半導体基板、２・・・Ｎ型半導体基板、３
・・・第１の！！！！縁膜、４・・・第２の絶縁膜、５
・・・深い■溝、６・・・浅い■溝、７・・・分離絶縁
膜、８・・・多結晶５ｉＪｉ、９・・・Ｎ゛埋込層、１
０・・・深い分離島、１１・・・浅い分離島、２１・・
・半導体基板、２２・・・５ｉＯ７膜、２３・・・開口
溝、２４・・・凹部、２５・・・第２の半導体領域、３
１・・・Ｎ“Ｓｉ基板、３２・・・Ｎ型エピタキシャル
領域、３３・・・熱５ｉｎ２膜、３４・・・開口部、３
５・・・凹部、３６・・・ＳｉＯ□膜、３７・・・窒化
膜、３８・・・Ｖ溝、３９・・・Ｐ型不純物領域、４０
Ａ・・・パワー出力部、 ＯＢ・・・ロジック部。 ７ ａｏａ＋５；’： へ０ −７ ０治１捧 〜〜Ｎ〜〜Ｎ ｔ〜 ０　　＾　０ （ハ

Claims (3)

    【特許請求の範囲】
  1. （１）（ａ）第１の半導体基板と、第２の半導体基板の
    各々の一方の主表面側同志を貼り合わせた後に、上記第
    １の半導体基板の他方の主表面側の所望の部分を所定の
    深さまで第１のエッチングにより除去する第１の工程と
    、 （ｂ）上記第１の半導体基板の残存する他方の主表面上
    、および上記第１のエッチングにて露出された表面上か
    ら所望の部分を所定の深さまで第２のエッチングで除去
    し、深いＶ溝及び浅いＶ溝を形成し、かつ表面上に形成
    した絶縁膜を介して支持体層を形成する第２の工程と、 （ｃ）上記深いＶ溝、および上記浅いＶ溝の先端部が露
    出するまで、上記第２の半導体基板の他方の主表面側を
    研磨して除去し、深さの異なる複数個の分離島を形成す
    る第３の工程と、 （ｄ）上記支持体層の上記絶縁膜と接していない一方の
    主表面を、上記分離島の底面が露出するまで研磨して除
    去する第４工程と、 よりなる半導体基板の製造方法。
  2. （２）上記第２の工程は、上記第２のエッチングで、上
    記深いＶ溝と浅いＶ溝の形成に代え、上記第１の半導体
    基板に凹部を形成するとともに、上記支持体層に代えて
    上記第１の半導体基板とは濃度の異なる第２の半導体を
    滴下して第２の半導体領域を形成し、かつ上記第４の工
    程が、上記分離島の底面が露出する研磨に代えて、上記
    第２の半導体領域を含む上記第１の半導体基板の主表面
    を平坦化する研磨を行うことを特徴とする請求項１記載
    の半導体基板の製造方法。
  3. （３）（ａ）上記第１の工程は、第１の導電型の半導体
    基板の一方の主表面に第１の導電型のエピタキシャル領
    域を形成した後に、上記半導体基板の他方の主表面側に
    絶縁膜を形成して所望の部分を所定の深さまで第１のエ
    ッチングにより除去する第１の工程と、 （ｂ）上記半導体基板の残存する他方の主表面上、およ
    び上記第１のエッチングにより露出された主表面上から
    、所望の部分を上記エピタキシャル領域に達する深さま
    で第２のエッチングで除去して深いＶ溝と浅いＶ溝を形
    成し、かつ上記絶縁膜を残して上記半導体基板の他方の
    主表面から上記第１の導電型と反対の第２の導電型の溶
    融した半導体材料を滴下し、第２の導電型の不純物領域
    を形成する第２の工程と、 （ｃ）上記深いＶ溝と浅いＶ溝の先端部に充填された上
    記不純物領域が露出するまで上記エピタキシャル領域を
    研磨する第３の工程と、 よりなる半導体基板の製造方法。
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