JPH0326405B2 - - Google Patents

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JPH0326405B2
JPH0326405B2 JP58184211A JP18421183A JPH0326405B2 JP H0326405 B2 JPH0326405 B2 JP H0326405B2 JP 58184211 A JP58184211 A JP 58184211A JP 18421183 A JP18421183 A JP 18421183A JP H0326405 B2 JPH0326405 B2 JP H0326405B2
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Japan
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units
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flat cable
adjacent
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JP58184211A
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Toshiro Onoki
Hiroaki Fujimoto
Mamoru Hatakawa
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Panasonic Electric Works Co Ltd
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Matsushita Electric Works Ltd
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Priority to IT22894/84A priority patent/IT1176848B/it
Priority to US06/655,694 priority patent/US4658375A/en
Priority to DE19843435730 priority patent/DE3435730A1/de
Priority to FR8415038A priority patent/FR2552881B1/fr
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    • H05K7/1475—Bus assemblies for establishing communication between PLC modules
    • H05K7/1478—Bus assemblies for establishing communication between PLC modules including a segmented bus
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Description

【発明の詳細な説明】 〔技術分野〕 本発明はシーケンス制御装置に関するものであ
る。
〔背景技術〕
従来、この種のシーケンス制御装置は、第１図
に示すように、シーケンス制御用CPUユニツト
１と、複数のＩ／Ｏユニツト２とで構成され、シ
ーケンスプログラムメモリ、CPUなどよりなる
シーケンス制御用CPUユニツト１のハウジング
３の上面の一端部には電源接続用端子台４が設け
られ、他端部にはバスラインに接続されたコネク
タ１０が設けられている。一方、Ｉ／Ｏユニツト
２のハウジング５の一端部の凹段部５ａには
CPUユニツト１側のバスラインに接続される受
けコネクタ６が設けられており、ハウジング５の
他端部の凹段部５ｂには他のＩ／Ｏユニツト２へ
のバスラインの送り配線用の送りコネクタ７が設
けられている。８は両端にコネクタ９ａ，９ｂを
有するコネクタ付フラツトケーブルであり、この
コネクタ付フラツトケーブル８にてCPUユニツ
ト１のコネクタ１０とＩ／Ｏユニツト２の第１の
コネクタ６、あるいは隣接せるＩ／Ｏユニツト２
の両コネクタ６，７間を第２図及び第３図に示す
ように接続する。ここに、Ｉ／Ｏユニツト２内の
バスラインl1〜l20は第４図に示すように平行に配
線されており、受けコネクタ６と送りコネクタ７
のバスライン配列は鏡面対称となつていた。図中
１１はコネクタ９ａ，９ｂの逆入れを防止するリ
ブである。このリブ１１がコネクタ９ａ，９ｂの
方向決め凹部１２に合致するようにしてフラツト
ケーブル８により誤接続が行なわれるのを防止す
るようになつている。ところでこのような従来例
においてＩ／Ｏユニツト２を第２図のように並列
接続する場合には第５図に示すように一端側に設
けるコネクタ９ａを下向きで、他端側に設けるコ
ネクタ９ｂを上向きとしたフラツトケーブル８を
用い、第６図に示すように中央部を折返えして両
コネクタ９ａ，９ｂが共に下向きとなるように並
行させて使用していた。またＩ／Ｏユニツト２を
第３図のように直列接続する場合には第７図に示
すように両端に設けるコネクタ９ａ，９ｂの挿入
方向が共に同方向となつているフラツトケーブル
８を使用していた。つまり、Ｉ／Ｏユニツト２の
配置が直列か並列かによつて使用するフラケツト
ケーブル８を変えねばならないという欠点があつ
た。
〔発明の目的〕
本発明は上述の問題点に鑑みて為されたもの
で、Ｉ／Ｏユニツトの配置が直列であつても、並
列であつても同一のフラケツトケーブルを使用す
ることができるシーケンス制御装置を提供するこ
とを目的とする。
〔発明の開示〕
第８図は一実施例のＩ／Ｏユニツト２の内部配
線を示す概略構成図であつて、内蔵したバスライ
ンl1〜l20は受けコネクタ６と送りコネクタ７との
間で点対称的な接続となるように交叉させかつ両
コネクタ６，７に対する接続関係は一方のコネク
タの外列ピンに対して接続したバスラインl1〜l10
は他方のコネクタの外列ピンに対して接続し、一
方のコネクタと外列ピンに対して接続し、一方の
コネクタの内列ピンに対して接続したバスライン
l11〜l20は他方のコネクタの内列ピンに対して接
続してある。
しかして本発明シーケンス制御装置は上、下方
向があるＩ／Ｏユニツト２を並列に配設した場合
においても、直列に配設した場合において第５図
に示した構成のフラツトケーブル８を用いて接続
することがきるのである。
つまりＩ／Ｏユニツト２の並列配設の場合は従
来と同様にフラツトケーブル８を途中で折つてコ
ネクタ９ａ，９ｂを同一方向に並行させ、その状
態で相隣接するＩ／Ｏユニツト２の送りコネクタ
７と受けコネクタ６との間で夫々のコネクタ９
ａ，９ｂを用いて接続するのである。この場合第
９図の結線図で説明すると、例えばアース用のバ
スラインl10に対応するコネクタ７，６のピンは
Ｉ／Ｏユニツト２の上部側では送り、受け共外列
の右端に位置し、下部側では送り、受け共外側の
左側に位置し、夫々は内部のバランスl10と、外
部のフラツトケーブル８のバスラインl10′によつ
て電気的に接続され、同様に各Ｉ／Ｏユニツト２
内の他のバスラインl1〜l9、l11〜l20も誤結線され
ることなくフラツトケーブル８によつて結線され
ることになる。
一方直列配設されたＩ／Ｏユニツト２では、上
述のアース用のバスラインl10で例えるならば、
第１０図の結線図に示すようにそのバスライン
l10が接続する受けコネクタ６、送りコネクタ７
のピンはＩ／Ｏユニツト２の上部側と下部側と
で、外列右端、外列左端というように配置される
ため全体のＩ／Ｏユニツト２からみると左、右、
左、右…というように交互に配置されることにな
る。従つて第５図に示したフラツトケーブル８を
第１１図に示すように一回転ひねると、両端のコ
ネクタ９ａ，９ｂは同方向に向き、しかもフラツ
トケーブル８の各ラインはコネクタ９ａ，９ｂに
対して点対称的な配線となる。従つてこの状態で
直列配設したＩ／Ｏユニツト２の相隣設した送り
コネクタ７と、受けコネクタ６との間でコネクタ
９ａ，９ｂにより接続すると、上述のバスライン
l10はフラツトケーブル８のバスラインl10′を介し
て誤結線することなく、各Ｉ／Ｏユニツト２間で
接続されることになる。同様に各Ｉ／Ｏユニツト
２内の他のバスラインl1〜l9、l11〜l20も誤結線さ
れることなくフラツトケーブル８によつて結線さ
れることにある。
〔発明の効果〕
本発明は上述のように構成しコネクタ付フラツ
トケーブルの一端に設けられるコネクタは上向き
に、他端に設けられるコネクタ下向きに夫々接続
方向を持ち、上記受けコネクタと上記送りコネク
タのバスライン配列が点対称となるようにＩ／Ｏ
ユニツト内でバスラインを交叉させ、Ｉ／Ｏユニ
ツトを並設時には隣接するＩ／Ｏユニツトの送り
コネクタ同士、受けコネクタ同士を夫々隣接さ
せ、Ｉ／Ｏユニツトを直列配設時には隣接する
Ｉ／Ｏユニツトのコネクタを送りコネクタに対し
て受けコネクタが隣接するように配置し、コネク
タ付フラツトケーブルを中間部で180度捻つて両
端コネクタの接続方向を同方向として隣接した送
りコネクタと受けコネクタとの間を接続するの
で、下向きのコネクタを一端に設け、他端に上向
きのコネクタを設けたフラツトケーブルを半折り
にしてコネクタの挿入方向の向きを同一にするだ
けで、上、下方向が定まつているＩ／Ｏユニツト
が並列配設されている場合でも、直列配設されて
いる場合でも結線が行なえるものであつて、Ｉ／
Ｏユニツトの直列配設、並列配設にも同一のフラ
ツトケーブルが使用できるから、使用フラツトケ
ーブルの統一が図れるという利点を有する。
【図面の簡単な説明】
第１図は従来例の分解斜視図、第２図は同上の
Ｉ／Ｏユニツトの並列配設時の結線状態を示す上
面図、第３図は同上のＩ／Ｏユニツトの直列配設
時の結線状態を示す上面図、第４図は同上のＩ／
Ｏユニツトの結線図、第５図は同上使用のフラツ
トケーブルの斜視図、第６図は第５図々示のフラ
ツトケーブルの使用説明図の斜視図、第７図は従
来例に用いる別のフラツトケーブルの斜視図、第
８図は本発明の一実施例のＩ／Ｏユニツトの結線
図、第９図は同上の並列配設したＩ／Ｏユニツト
の結線説明図、第１０図は同上の直列配設した
Ｉ／Ｏユニツトに用いる際のフラツトケーブルの
斜視図、第１１図は同上の直列配設したＩ／Ｏユ
ニツトの結線説明図であり、１はCPUユニツト、
２はＩ／Ｏユニツト、６は受けコネクタ、７は送
りコネクタ、８はフラツトケーブル、９ａ，９ｂ
はコネクタ、l1〜l20はバスラインである。

Claims (1)

    【特許請求の範囲】
  1. １ シーケンス制御用CPUユニツトと、複数個
    のＩ／Ｏユニツトとよりなり、Ｉ／Ｏユニツトの
    ハウジングの一端部にCPUユニツト側のバスラ
    インに接続される受けコネクタを設けるとともに
    該ハウジングの他端部に他のＩ／Ｏユニツトへの
    バスラインの送り配線用の送りコネクタを設け、
    隣接せるＩ／Ｏユニツトの両コネクタ間をコネク
    タ付フラツトケーブルにて接続するようにして成
    るシーケンス制御装置において、上記コネクタ付
    フラツトケーブルの一端に設けられるコネクタは
    上向きに、他端に設けられるコネクタは下向きに
    夫々接続方向を持ち、上記受けコネクタと上記送
    りコネクタのバスライン配列が点対称となるよう
    にＩ／Ｏユニツト内でバスラインを交叉させ、
    Ｉ／Ｏユニツトを並設時には隣接するＩ／Ｏユニ
    ツトの送りコネクタ同士、受けコネクタ同士を
    夫々隣接させ、Ｉ／Ｏユニツトを直列配設時には
    隣接するＩ／Ｏユニツトのコネクタを送りコネク
    タに対して受けコネクタが隣接するように配置
    し、コネクタ付フラツトケーブルを中間部で180
    度捻つて両端コネクタの接続方向を同方向として
    隣接した送りコネクタと受けコネクタとの間を接
    続することを特徴とするシーケンス制御装置。
JP58184211A 1983-09-30 1983-09-30 シ−ケンス制御装置 Granted JPS6075903A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP58184211A JPS6075903A (ja) 1983-09-30 1983-09-30 シ−ケンス制御装置
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Applications Claiming Priority (1)

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JP58184211A JPS6075903A (ja) 1983-09-30 1983-09-30 シ−ケンス制御装置

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Publication Number Publication Date
JPS6075903A JPS6075903A (ja) 1985-04-30
JPH0326405B2 true JPH0326405B2 (ja) 1991-04-10

Family

ID=16149304

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US (1) US4658375A (ja)
JP (1) JPS6075903A (ja)
DE (1) DE3435730A1 (ja)
FR (1) FR2552881B1 (ja)
GB (1) GB2148056B (ja)
IT (1) IT1176848B (ja)

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