JPH0326477B2 - - Google Patents
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- JPH0326477B2 JPH0326477B2 JP58192981A JP19298183A JPH0326477B2 JP H0326477 B2 JPH0326477 B2 JP H0326477B2 JP 58192981 A JP58192981 A JP 58192981A JP 19298183 A JP19298183 A JP 19298183A JP H0326477 B2 JPH0326477 B2 JP H0326477B2
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- JP
- Japan
- Prior art keywords
- node
- circuit
- output signal
- power supply
- mos transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えば、ダイナミツクMOS RAM
の周辺回路のレベル保持に好適な半導体集積回路
に係り、特に電源電圧以上に昇圧された出力信号
のレベルを長時間保持することができる半導体集
積回路に関するものである。
の周辺回路のレベル保持に好適な半導体集積回路
に係り、特に電源電圧以上に昇圧された出力信号
のレベルを長時間保持することができる半導体集
積回路に関するものである。
そして、本発明はＮチヤネルのダイナミツク
MOS RAMに最もよく適用できるので、以下、
これを例にとつて説明する。
MOS RAMに最もよく適用できるので、以下、
これを例にとつて説明する。
従来の出力信号を電源電圧VCC以上に昇圧する
半導体集積回路の一例を第１図に示し説明する
と、図において１，２はMOSトランジスタで、
そのMOSトランジスタ１のゲートは駆動信号Φ1
が印加される入力端子に接続され、ドレインは電
源電圧VCCが印加される電源端子に接続され、ソ
ースは出力信号ΦBが得られる出力端子に接続さ
れている。また、MOSトランジスタ２のゲート
は駆動信号Φ2が印加される入力端子に接続され、
ドレインは出力信号ΦBが得られる出力端子に接
続され、ソースは接地（Ov）に接続されている。
そして、３は昇圧用容量で、その一端は出力信号
ΦBが得られる出力端子に接続され、他端には昇
圧信号Φ3が印加されるように構成されている。
半導体集積回路の一例を第１図に示し説明する
と、図において１，２はMOSトランジスタで、
そのMOSトランジスタ１のゲートは駆動信号Φ1
が印加される入力端子に接続され、ドレインは電
源電圧VCCが印加される電源端子に接続され、ソ
ースは出力信号ΦBが得られる出力端子に接続さ
れている。また、MOSトランジスタ２のゲート
は駆動信号Φ2が印加される入力端子に接続され、
ドレインは出力信号ΦBが得られる出力端子に接
続され、ソースは接地（Ov）に接続されている。
そして、３は昇圧用容量で、その一端は出力信号
ΦBが得られる出力端子に接続され、他端には昇
圧信号Φ3が印加されるように構成されている。
このように構成された回路の動作を第２図に示
すタイムチヤートを参照して説明する。
すタイムチヤートを参照して説明する。
まず、時間t1において、(a)に示す駆動信号Φ1が
Ovから“Ｈ”レベルに立ち上ると同時に(b)に示
す駆動信号Φ2が“Ｈ”レベルからOvに立ち下が
るので、(d)に示す出力信号ΦBがOvから“Ｈ”レ
ベルに立ち上がり始める。
Ovから“Ｈ”レベルに立ち上ると同時に(b)に示
す駆動信号Φ2が“Ｈ”レベルからOvに立ち下が
るので、(d)に示す出力信号ΦBがOvから“Ｈ”レ
ベルに立ち上がり始める。
つぎに、時間t2において、(a)に示す駆動信号Φ1
が電源電圧VCC以上に立ち上がり、(d)に示す出力
信号ΦBは電源電圧VCCのレベルになる。
が電源電圧VCC以上に立ち上がり、(d)に示す出力
信号ΦBは電源電圧VCCのレベルになる。
つぎに、時間t3において、(a)に示す駆動信号Φ1
が電源電圧VCC以上からOvに立ち下がり、MOS
トランジスタ１がオフすると同時に(c)に示す昇圧
信号Φ3がOvから“Ｈ”レベルに立ち上る。
が電源電圧VCC以上からOvに立ち下がり、MOS
トランジスタ１がオフすると同時に(c)に示す昇圧
信号Φ3がOvから“Ｈ”レベルに立ち上る。
つぎに、時間t4において、昇圧用容量３によ
り、出力信号ΦBは電源電圧VCC以上に昇圧され
る。なお、t5は時間を示す。
り、出力信号ΦBは電源電圧VCC以上に昇圧され
る。なお、t5は時間を示す。
しかしながら、このように構成された回路にお
いては、長時間出力信号ΦBを、電源電圧VCC以上
に昇圧されたレベルに保持しようとしたとき、
MOSトランジスタ１はオフしており、どこから
も電流の供給源がないために、長時間後にはリー
ク電流により電源電圧VCC以上に昇圧されたレベ
ルを保持できなくなるという欠点がある。この態
様を第２図の時間t5に示す。
いては、長時間出力信号ΦBを、電源電圧VCC以上
に昇圧されたレベルに保持しようとしたとき、
MOSトランジスタ１はオフしており、どこから
も電流の供給源がないために、長時間後にはリー
ク電流により電源電圧VCC以上に昇圧されたレベ
ルを保持できなくなるという欠点がある。この態
様を第２図の時間t5に示す。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な回路構成によつて長時間
電源電圧VCC以上に昇圧された出力信号のレベル
を保持することができる半導体集積回路を提供す
ることにある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な回路構成によつて長時間
電源電圧VCC以上に昇圧された出力信号のレベル
を保持することができる半導体集積回路を提供す
ることにある。
このような目的を達成するため、本発明は出力
信号が得られる出力回路にチヤージポンプ回路を
設けるようにしたものである。
信号が得られる出力回路にチヤージポンプ回路を
設けるようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第３図は本発明による半導体集積回路の一実施
例を示す回路図である。
例を示す回路図である。
この第３図において第１図と同一符号のものは
相当部分を示し、４は同一チツプ上に設けられた
発振器で、クロツク信号ΦCを出力するように構
成されている。
相当部分を示し、４は同一チツプ上に設けられた
発振器で、クロツク信号ΦCを出力するように構
成されている。
５，６，７，８はMOSトランジスタ、９はチ
ヤージポンプ用容量で、これらはチヤージポンプ
回路１２を構成している。そして、MOSトラン
ジスタ５のゲートは出力信号ΦBが得られる出力
端子に接続され、ドレインはクロツク信号ΦCが
印加される端子に接続されている。また、MOS
トランジスタ６のゲートは出力信号ΦBが得られ
る出力端子に接続され、ドレインは電源電圧VCC
が供給される電源端子に接続され、ソースはノー
ド１０に接続されている。また、MOSトランジ
スタ７のゲートは電源電圧VCCが供給される電源
端子に接続され、ドレインはノード１０に接続さ
れ、ソースはノード１１に接続されている。ま
た、MOSトランジスタ８のゲートとドレインは
ノード１１に接続され、ソースは出力信号ΦBが
得られる出力端子に接続されている。９はチヤー
ジポンプ用容量で、その一端はMOSトランジス
タ５のソースに接続され、他端はノード１１に接
続されている。
ヤージポンプ用容量で、これらはチヤージポンプ
回路１２を構成している。そして、MOSトラン
ジスタ５のゲートは出力信号ΦBが得られる出力
端子に接続され、ドレインはクロツク信号ΦCが
印加される端子に接続されている。また、MOS
トランジスタ６のゲートは出力信号ΦBが得られ
る出力端子に接続され、ドレインは電源電圧VCC
が供給される電源端子に接続され、ソースはノー
ド１０に接続されている。また、MOSトランジ
スタ７のゲートは電源電圧VCCが供給される電源
端子に接続され、ドレインはノード１０に接続さ
れ、ソースはノード１１に接続されている。ま
た、MOSトランジスタ８のゲートとドレインは
ノード１１に接続され、ソースは出力信号ΦBが
得られる出力端子に接続されている。９はチヤー
ジポンプ用容量で、その一端はMOSトランジス
タ５のソースに接続され、他端はノード１１に接
続されている。
ここで、MOSトランジスタ７は、ノード１１
の電圧が電源電圧VCCより高くてもノード１１の
電荷が電源電圧回路に流れるのを阻止するダイオ
ード機能素子として動作する。また、MOSトラ
ンジスタ８は、ノード１１の電圧が出力信号回路
の電圧より低くても出力信号回路の電荷がノード
１１に流れるのを阻止するダイオード機能素子と
して動作する。
の電圧が電源電圧VCCより高くてもノード１１の
電荷が電源電圧回路に流れるのを阻止するダイオ
ード機能素子として動作する。また、MOSトラ
ンジスタ８は、ノード１１の電圧が出力信号回路
の電圧より低くても出力信号回路の電荷がノード
１１に流れるのを阻止するダイオード機能素子と
して動作する。
つぎにこの第３図に示す実施例の動作を第４図
のタイムチヤートを参照して説明する。
のタイムチヤートを参照して説明する。
まず、第４図の時間t1から時間t4までの出力信
号ΦB（第４図ｄ参照）の昇圧動作は第２図と全く
同一であるので、ここでの説明を省略する。
号ΦB（第４図ｄ参照）の昇圧動作は第２図と全く
同一であるので、ここでの説明を省略する。
そして、第４図に示す時間t4において、ｄに示
す出力信号ΦBは電源電圧VCC以上に昇圧されるの
で、MOSトランジスタ６がオンしてノード１０
は電源電圧VCCのレベルになる。また、MOSトラ
ンジスタ５がオンして、発振器４からのクロツク
信号ΦCがチヤージポンプ用容量９の一端に印加
されるようになる。
す出力信号ΦBは電源電圧VCC以上に昇圧されるの
で、MOSトランジスタ６がオンしてノード１０
は電源電圧VCCのレベルになる。また、MOSトラ
ンジスタ５がオンして、発振器４からのクロツク
信号ΦCがチヤージポンプ用容量９の一端に印加
されるようになる。
いま、出力信号ΦBが立ち上がり昇圧された後、
長時間経過したとき、リーク電流により出力信号
ΦBの“Ｈ”レベルが低下したとする。この態様
を第４図の時間t6に示す。この時間t6において、
ノード１１のレベルはVCC−VTH（VTH：MOSトラ
ンジスタの閾値電圧）である。
長時間経過したとき、リーク電流により出力信号
ΦBの“Ｈ”レベルが低下したとする。この態様
を第４図の時間t6に示す。この時間t6において、
ノード１１のレベルはVCC−VTH（VTH：MOSトラ
ンジスタの閾値電圧）である。
すなわち、上記のようにMOSトランジスタ６
のオンによりノード１０の電圧レベルがVCCにな
つている状態で、MOSトランジスタ７はソース
がVCC、電源電圧回路に接続されているゲートが
同じくVCCであるために、ノード１１の電圧レベ
ルがVCC−Vthより低い場合はオンになる。この
結果、MOSトランジスタ７はノード１０からノ
ード１１の方向に順方向導通状態になり、ノード
１０の電圧レベルVCCはMOSトランジスタ７で
Vthだけ低下してノード１１にはVCC−Vthの電圧
が供給される。そして、この状態はそのまま保持
される。このとき、出力信号ΦBの生ずる出力信
号回路のレベルはノード１１のレベルより高い
が、出力信号回路からノード１１への通電は
MOSトランジスタ８によつて阻止されている。
のオンによりノード１０の電圧レベルがVCCにな
つている状態で、MOSトランジスタ７はソース
がVCC、電源電圧回路に接続されているゲートが
同じくVCCであるために、ノード１１の電圧レベ
ルがVCC−Vthより低い場合はオンになる。この
結果、MOSトランジスタ７はノード１０からノ
ード１１の方向に順方向導通状態になり、ノード
１０の電圧レベルVCCはMOSトランジスタ７で
Vthだけ低下してノード１１にはVCC−Vthの電圧
が供給される。そして、この状態はそのまま保持
される。このとき、出力信号ΦBの生ずる出力信
号回路のレベルはノード１１のレベルより高い
が、出力信号回路からノード１１への通電は
MOSトランジスタ８によつて阻止されている。
つぎに、時間t7において、発振器４からのクロ
ツク信号ΦCが第４図ｅに示すように、“Ｌ”レベ
ルから“Ｈ”レベルに立ち上ると、チヤージポン
プ用容量９による容量結合により、ノード１１の
レベルはVCC＋VTHに昇圧される。ノード１１の
レベルが昇圧されると、MOSトランジスタ８が
オンして、チヤージポンプ用容量９に蓄積されて
いた電荷が出力信号ΦBの方へ供給される。した
がつて、時間t6のときに少し低下していた出力信
号ΦBの“Ｈ”レベルは時間t7において回復する。
ツク信号ΦCが第４図ｅに示すように、“Ｌ”レベ
ルから“Ｈ”レベルに立ち上ると、チヤージポン
プ用容量９による容量結合により、ノード１１の
レベルはVCC＋VTHに昇圧される。ノード１１の
レベルが昇圧されると、MOSトランジスタ８が
オンして、チヤージポンプ用容量９に蓄積されて
いた電荷が出力信号ΦBの方へ供給される。した
がつて、時間t6のときに少し低下していた出力信
号ΦBの“Ｈ”レベルは時間t7において回復する。
すなわち、ノード１１のレベルが上昇して出力
信号回路のレベルより高くなると、今迄オフして
阻止状態であつたMOSトランジスタは一転して
オン状態となり、ノード１１の高い電圧レベルは
出力信号回路に供給される。このとき、ノード１
１のレベルはノード１０のレベルよりも高くなる
が、この状態ではMOSトランジスタ７はオフ状
態になるためノード１１からノード１０への通電
は阻止される。このために、チヤージポンプ用容
量９の電荷が電源回路側に逃げることはない。こ
のように、MOSトランジスタ７はノード１０か
らノード１１へ順方向のダイオード機能素子とし
て作用し、MOSトランジスタ８はノード１１か
ら出力信号回路へ順方向のダイオード機能素子と
して作用する。
信号回路のレベルより高くなると、今迄オフして
阻止状態であつたMOSトランジスタは一転して
オン状態となり、ノード１１の高い電圧レベルは
出力信号回路に供給される。このとき、ノード１
１のレベルはノード１０のレベルよりも高くなる
が、この状態ではMOSトランジスタ７はオフ状
態になるためノード１１からノード１０への通電
は阻止される。このために、チヤージポンプ用容
量９の電荷が電源回路側に逃げることはない。こ
のように、MOSトランジスタ７はノード１０か
らノード１１へ順方向のダイオード機能素子とし
て作用し、MOSトランジスタ８はノード１１か
ら出力信号回路へ順方向のダイオード機能素子と
して作用する。
このような動作によつて、出力信号ΦBの電源
電圧VCC以上に昇圧された“Ｈ”レベルはチヤー
ジポンプ回路１２によつて保持される。
電圧VCC以上に昇圧された“Ｈ”レベルはチヤー
ジポンプ回路１２によつて保持される。
一方、出力信号ΦBが“Ｌ”レベルのときには、
MOSトランジスタ５とMOSトランジスタ６はオ
フしており、チヤージポンプ回路１２は動作しな
いので、何の影響もチヤージポンプ回路１２は出
力信号ΦBに与えない。
MOSトランジスタ５とMOSトランジスタ６はオ
フしており、チヤージポンプ回路１２は動作しな
いので、何の影響もチヤージポンプ回路１２は出
力信号ΦBに与えない。
第５図は本発明の他の実施例を示す回路図で、
第３図と同一部分には同一符号を付して説明を省
略する。
第３図と同一部分には同一符号を付して説明を省
略する。
この第５図において、１３はゲートが電源電圧
VCCが供給される電源端子に接続され、ドレイン
が出力信号ΦBが得られる出力端子に接続され、
ソースがMOSトランジスタ５のゲートに接続さ
れたMOSトランジスタである。そして、この
MOSトランジスタ１３をチヤージポンプ回路１
２に付加することによつて、MOSトランジスタ
５をより強くオンさせることができる利点がある
が、基本的な動作は第３図に示す実施例（第４図
参照）と同一である。
VCCが供給される電源端子に接続され、ドレイン
が出力信号ΦBが得られる出力端子に接続され、
ソースがMOSトランジスタ５のゲートに接続さ
れたMOSトランジスタである。そして、この
MOSトランジスタ１３をチヤージポンプ回路１
２に付加することによつて、MOSトランジスタ
５をより強くオンさせることができる利点がある
が、基本的な動作は第３図に示す実施例（第４図
参照）と同一である。
第６図は本発明の更に他の実施例を示す回路図
である。
である。
この第６図において第５図と同一符号のものは
相当部分を示す。この第６図が第５図と異なる点
は、MOSトランジスタ７のゲートは外部からの
クロツク信号ΦDが印加される端子に接続され、
また、MOSトランジスタ１３のドレインもクロ
ツク信号ΦDが印加される端子に接続されている
ことである。ここで、このクロツク信号ΦDは出
力信号ΦBと同相で、“Ｈ”レベルが電源電圧VCC
の信号である。
相当部分を示す。この第６図が第５図と異なる点
は、MOSトランジスタ７のゲートは外部からの
クロツク信号ΦDが印加される端子に接続され、
また、MOSトランジスタ１３のドレインもクロ
ツク信号ΦDが印加される端子に接続されている
ことである。ここで、このクロツク信号ΦDは出
力信号ΦBと同相で、“Ｈ”レベルが電源電圧VCC
の信号である。
このように構成された第６図に示す実施例の基
本動作は第３図に示す実施例と同一である（第４
図参照）ことは容易に解かるので、ここでの説明
を省略する。
本動作は第３図に示す実施例と同一である（第４
図参照）ことは容易に解かるので、ここでの説明
を省略する。
なお、以上本発明をＮチヤネルのMOSトラン
ジスタを用いた場合を例にとつて説明したが、本
発明はこれに限定されるものではなく、Ｐチヤネ
ルのMOSトランジスタその他の電界効果トラン
ジスタにも利用できることはいうまでもない。
ジスタを用いた場合を例にとつて説明したが、本
発明はこれに限定されるものではなく、Ｐチヤネ
ルのMOSトランジスタその他の電界効果トラン
ジスタにも利用できることはいうまでもない。
以上の説明から明らかなように、本発明によれ
ば、複雑な手段を用いることなく、電源電圧以上
に昇圧された出力信号が得られる出力回路にチヤ
ージポンプ回路を設けた簡単な回路構成によつ
て、その昇圧されたレベルを長時間保持すること
ができるので、実用上の効果は極めて大である。
ば、複雑な手段を用いることなく、電源電圧以上
に昇圧された出力信号が得られる出力回路にチヤ
ージポンプ回路を設けた簡単な回路構成によつ
て、その昇圧されたレベルを長時間保持すること
ができるので、実用上の効果は極めて大である。
第１図は従来の半導体集積回路の一例を示す回
路図、第２図は第１図の動作説明に供するタイム
チヤート、第３図は本発明による半導体集積回路
の一実施例を示す回路図、第４図は第３図の動作
説明に供するタイムチヤート、第５図は本発明の
他の実施例を示す回路図、第６図は本発明の更に
他の実施例を示す回路図である。 ５〜８……MOSトランジスタ、９……チヤー
ジポンプ用容量、１０，１１……ノード、１２…
…チヤージポンプ回路、１３……MOSトランジ
スタ。
路図、第２図は第１図の動作説明に供するタイム
チヤート、第３図は本発明による半導体集積回路
の一実施例を示す回路図、第４図は第３図の動作
説明に供するタイムチヤート、第５図は本発明の
他の実施例を示す回路図、第６図は本発明の更に
他の実施例を示す回路図である。 ５〜８……MOSトランジスタ、９……チヤー
ジポンプ用容量、１０，１１……ノード、１２…
…チヤージポンプ回路、１３……MOSトランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 出力信号を電源電圧以上に昇圧する半導体集
積回路において、 選択的に電源電圧電位または接地電位に制御さ
れるとともに第１のコンデンサを経て昇圧信号が
供給される出力信号回路にチヤージポンプ回路を
接続し、 このチヤージポンプ回路は、 第２のコンデンサを経てクロツク信号が供給さ
れる第１のノードと、 この第１のノードと第２のノードの間に接続さ
れ、第１のノードの電圧が第２のノードの電圧よ
り高くても第１のノードの電荷が第２のノードに
流れるのを阻止する第１のダイオード機能素子
と、 前記第２のノードと電源電圧回路の間に接続さ
れ、前記出力信号回路の電圧によつてオンとオフ
が制御されるスイツチング素子と、 前記第１のノードの電圧が前記出力信号回路の
電圧より低くても出力信号回路の電荷が第１のノ
ードに流れるのを阻止する第２のダイオード機能
素子と を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192981A JPS6083297A (ja) | 1983-10-13 | 1983-10-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192981A JPS6083297A (ja) | 1983-10-13 | 1983-10-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083297A JPS6083297A (ja) | 1985-05-11 |
| JPH0326477B2 true JPH0326477B2 (ja) | 1991-04-10 |
Family
ID=16300247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192981A Granted JPS6083297A (ja) | 1983-10-13 | 1983-10-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083297A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5197033A (en) | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JP2672730B2 (ja) * | 1991-07-23 | 1997-11-05 | 株式会社東芝 | 半導体集積回路装置のデータ出力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625291A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS5787625A (en) * | 1980-11-21 | 1982-06-01 | Hitachi Ltd | Mos integrated circuit |
-
1983
- 1983-10-13 JP JP58192981A patent/JPS6083297A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083297A (ja) | 1985-05-11 |
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