JPH03265049A - アドレス変換方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般的にはコンピュータ記憶サブシステム、と
りわけ当業者には、仮想記憶として知られた記憶装置に
構成された記憶サブシステムに関する。さらに詳しく言
えば、本発明は、仮想アドレスを実アドレスに変換し記
憶階層内である特有の制御機能を遂行するための装置に
関する。

Ｂ、従来の技術及びその課題 最新のコンピュータシステムにおいては、プログラムは
実行に際して、システム内のどこかすなわち、キャッシ
ュ／主記憶装置／直接アクセス記憶装置（ＤＡＳＤ）の
記憶階層のあるレベルあるいは分散システムネットワー
クの別のノードに存在するデータまたはコードのアクセ
スを頻繁に試みる。最も基本的なシステムにとって、こ
のアクセスを行うためにはプログラムが伺を理解しなけ
ればならないかを、考えてみよう。

データ（またはコード）はどこに所在するか。その場所
によって、一般に、アクセスのためにどんな種類のアド
レスを用いるべきかが決まる。

（例えば、２４ビツトの主記憶アドレス、ディスクトラ
ック上のセクタアドレス、またはネットワークのノード
アドレス）。また、そのアクセスを遂行するためにどん
な種類の命令を用いるべきかも場所によって決まる（例
えば、主記憶アクセスの場合はロード／記憶／分岐、デ
ィスクアクセスの場合はチャネル指令ワード、ネットワ
ークアクセスの場合は通信プロトコル）。

このデータが他のプログラムによって共有きれているか
。このデータが共有きれていれば、一定のロックが維持
されていない限りはアクセスを進行させることはできな
い。このプログラムがなそうとしているデータの変更を
他のプログラムに知られたくない場合は、記憶命令ある
いは私用アドレスに向けられるべきで、ある。

当該データが回復可能であるべきか。もしそうであれば
、必要な場合に、前と同じ状態のデータを検索できるよ
うに、あるジャーナリング方法を実施しなければならな
い。

こうした極めて基本的なシステムにおいて、各々のアク
セスの際にこれらを区別することを実際にプログラムが
要求きれていたと仮定する。そうすると、次のような事
が起こるであろう。

−プログラムを一般的に適覆可能にしようとすると、最
も頻繁に発生する°°単純で安全°′な要求の場合でさ
え、言い換えれば、主記憶装置に在る私用の回復不能デ
ータの場合できえ、そのアクセスは非常に遅くなるであ
ろう。

プログラムをうまく働かせるためにそのアクセスモード
を１つに固定してしまうと、そのプログラムは異なる性
質を有するデータに対しては正しく実行されないであろ
う。

プログラムは複雑かつ大規模で、しかもエラーを発生し
やすいものとなるであろう。

最近のシステムは、程度の、差はあれ、こうした問題に
取り組んできた。例えば、 再配置アーキテクチャによって、一般に、私用の回復不
能な一時的データおよびプログラムを、１６ピツトない
し３２ビツトのアドレスサイズ（通常、計算上の一時的
な要求にとっては適切）で統一的にアドレス指定するこ
とができる。再配置アーキテクチャが適切な°°索引°
°ハードウェアを用いて実施される場合、そうしたアク
セスのほとんどがキャッシュまたは主記憶装置の速度で
行われる。この索引ハードウェアが役に立たない場合（
これは１００回試行して１回起こるよりも少ない頻度で
ある）にのみ、システムは再配置テーブル構造をアクセ
スする。再配置テーブルが役に立たない場合（すなわち
データが主記憶装置にない場合）にのみ、システムに°
゛ベージ不在°°のオーバーヘッドが生じる。従って、
真に必要な場合だけオーバーヘッドが解決される。これ
は、良好なアーキテクチャおよびその実施の目的である
。

プログラム実行の範囲を超えてデータを維持する場合は
、最新のシステムでば、ロード／記憶／分岐命令の代わ
りに、ソフトウェアで実現される°°アクセス方式°°
への明示要求によってアクセスを行うことを要求きれる
。こうしたアクセス方式は、一般に、°゛レコード°°
よび°′ファイル°“と呼ばれる定義きれた一定の基礎
群に構成きれるデータを支援する。アクセスのための°
°命令°°は、一般に、°°読取り／書込み°°または
°°ゲット／プツト°と呼ばれる。

データは共有されないか、または、回復不能である。そ
れは、実際に主記憶装置（成るバッファ領域）に記憶さ
れているかも知れない。しかしアクセスの度に、プログ
ラムはこのような明示的な°°読取り／書込み゛°呼出
しを行わねばならない。

こうして、アクセス方式が適切に定義されれば、それに
よって、基本的システムにおけるよりも複雑でなくかつ
一般的に適用できるプログラムが生成される。しかしな
がらこうしたアクセスの性能は、−律に、ロード／記憶
よりも劣ったものとなり、アクセスされるデータを適切
な基礎群タイプに構成する必要が生じる。

データが共有されるか、または、回復可能な場合は、最
新のシステムでは、ソフトウェアで実現される°°デー
タベースサブシステム゛への明示要求を必要とする。こ
うしたアクセスは、−船釣に、アクセス方式の場合のア
クセスに比べて極めて遅い。この原因は、ロックおよび
ジャーナル管理の機能を付加しているということだけで
なく、サブシステムが支援する基礎群の種類（例えば関
係、階層）がそれ自体さらに複雑であるということにも
ある。

ここでも、データが、実際にはさらに間車な構造で主記
憶装置のバッファ内にあるかも知れないが、アクセス要
求の度にオーバーヘッドの問題が生じる。

゛°チエツクボインティング°゛と呼ばれる手段を用い
て一時的なデータの回復を支援するシステムもある。こ
の場合、プログラマが回復可能なアプリケーションを書
こうとすれば、３つの異なった手段を取り扱わねばなら
ない。３つの手段とは、計算データのためのチエツクボ
インティング、ファイルのための明示バックアップ、お
よびデータベースのための°゛確約命令である。

ＩＢＭシステム／３８は、少なくとも、全てのデータに
とって統一的なアドレス指定構造を提供するという点に
関して言えば、大多数のシステムよりも進んでいる。し
かしながら、すべてのアドレスは極めて長く、多くのア
クセスは極めて遅く、アーキテクチャを実施するために
多大な記憶領域およびハードウェアを必要とする、とい
う犠牲のもとにこれが提供されているのであり、また、
共有または回復のための統一的な手法を提供するもので
はない。

１台または複数台の基本処理ユニットによって実行され
る多数のコンピュータプログラムが１つの記憶装置を共
有するための様々な手法がこれまで知られている。プロ
グラムによって共有されている記憶装置は極めて大きな
新記憶容量を必要とする。その容量は、記憶装置の実際
の容量よりも島かに大きいことが多い。例えば、システ
ムが３２ビットアドレス方式を使用しているとすれば、
仮想記憶のアドレス指定可能な２３２バイトが使用可能
である。こうした仮想記憶空間は、通常、所定数の領域
すなわちセグメントに分けられるものとして考えられて
いる。各々のセグメントは所定数のラインから成るペー
ジに分けられ、各々のラインは所定数のバイトを有して
いる。従ってセグメントおよびページの指定、すなわち
、仮想記憶に割当てられたアドレスは、プログラムによ
って任意に指定きれるものであって、主記憶装置におけ
る実際の記憶位置を示すものではない。従って、仮想セ
グメントおよび仮想ページは主記憶装置全体にわたって
通常は任意の場所に位置して、必要に応じて外部記憶装
置から主記憶装置にスワップインしたり、主記憶装置か
ら外部記憶装置にスワップアウトしたりする。

主記憶装置内でのセグメントおよびページの位置が可変
のため、仮想アドレスから真の、すなわち実アドレスへ
の変換が必要である。この変換には、通常、主記憶装置
内にあってページフレームテーブルと呼ばれる一組のア
ドレス変換テーブルを用いる。大きな仮想システムにお
いては、非常に多くのアドレス変換テーブルが使用され
ている。

これは様々な方法によって構成できる。そうしたあらゆ
る構成において必須の特徴は、特定の仮想アドレスが前
記テーブルにおいて該仮想アドレスに対する実アドレス
（もしあれば）を含む記憶位置へ論理的に写像されなけ
ればならないということである。

機能的には、こうしたアドレス変換テーブルの動作は次
の通りである：特定の仮想アドレスの上位ビットを用い
て前記変換テーブルの特定のセクションをアクセスする
。使用される上位ビットは１つの特定のフレームすなわ
ちセグメントに関係する。そうして次に、下位ビットを
用いて特定の仮想アドレスがその中に含まれるかどうか
、およびもし含まれていれば、どの実アドレスがそれに
ｖｊ達しているかを検査する。仮想フレームアドレスに
よって指定される各々のページテーブルは、１つのフレ
ームに含まれる全てのページの実記憶位置を含んでいる
。従って１．１つの特定のフレームが例えば１６ページ
に分けられるとすれば、フレームの各々に対して１６個
のページテーブルが存在し、更にページテーブルの特定
の組を指定するエントリを持った１つのフレームテーブ
ルが別にある。以上の説明は一般化されており、ページ
テーブルとＣＰＵの生成した仮想アドレスを出発点とす
るページテーブルアドレス指定手段とを利用してアドレ
ス変換を組織化する多くの異なった方法があることを理
解されたい。後の発明の良好な形態の説明において、基
本的に上述のような機能的構成を有するハツシュアドレ
ステーブル（ＨＡＴ）および逆ページテーブル（ＩＰＴ
）を詳述する。

実際にアドレス変換を行う場合は、システム構成全体の
細部およびページテーブルの使用には関係なく、ページ
・フレームテーブルへの適切な入口点が作成され、与え
られた仮想アドレスを引き数として用いてページテーブ
ルがアクセスされる。

そうして、通常は、複数回の記憶アクセスを経て、ペー
ジテーブルの所望のエントリが見い出される。

通常、その時点において、全てのシステムプロトコルに
従っていたかどうかが検査され、もしそうならば、要求
されたページの実アドレスがページテーブルからアクセ
スされる。仮想アドレスのバイト部分すなわち°°バイ
トオフセット°°は、本来、相対アドレスであり、実ペ
ージおよび仮定ページにおいて同じである。従って、仮
想アドレスの所望の実ページアドレス部分が、−旦、変
換きれれば、バイトオフセット部分は実ページアドレス
場所と連結されて主記憶装置の実バイトアドレスを与え
る。

現行の仮想記憶システムにおいてよく知られているとお
り、記憶装置をアクセスするたびにいちいち仮想アドレ
スの変換をしなくてもよいように、最近使用された仮想
アドレスから実アドレスへの変換が、本発明においても
使用する登録索引テーブル（ＤＬＡＴ）または変換索引
緩衝機ｆｌｌ（ＴＬＢ）と呼ばれる一組の高速アクセス
可能なテーブルあるいは高速記憶装置に記憶される。こ
うしたテーブルあるいは緩衝機構は、通常、高速アクセ
ス可能な特別の記憶装置であり、これは前述のページフ
レームテーブルよりもさらに高速にアクセスできる。こ
れによって、頻繁に使用される仮想アドレスをこのテー
ブルに記憶しそれを高速にアクセスすれば、コンピュー
タの実行時間を大幅に節約できる。ＴＬＢアドレス変換
システムの効率のよさは、所定のプログラム実行におい
である仮想ページがアクセスされた場合それに続いて同
じページが何度もアクセスされるという事実に基づいて
いる。前述のように、続いて起こるアクセスかページ内
の異なったラインおよびバイトに対して行われる場合で
さえも、仮想ページアドレスから実ページアドレスへの
変換は、どのラインまたはどのバイトがアドレス指定さ
れるかに関係なく、そのページに関する限り同じである
。

ＴＬＢを用いればページフレームテーブル内で必要な変
換を大幅に減することができる。従って、仮想記憶シス
テム全体の性能を格段に高めることができる。

こうした従来の再配置システムの有する別の問題は、ジ
ャーナリング問題の処理である。すなわち、現プログラ
ムが実行中でデータを使用している間、外部記憶装置内
にデータの複製を保持しておくことである。従って、ハ
ードウェアまたはソフトウェアに何らかの障害が発生し
ても、もとのデータの有効な複製は依然として使用可能
である。

このような機能は、従来、時間を浪費する複雑なハード
ウェアおよびソフトウェアによって実現きれており、要
求されるジャーナリング機能のために再び記憶装置の性
能低下という犠牲を強いることになる。

前述のようにコンピュータ技術においては、長年にわた
って仮想記憶システムが普及してきた。

何らかの再配置すなわちアドレス変換手段によって仮想
アドレスを実アドレスに変換しなければならならないと
いうこともまたよく知られている。

こうしたアドレス変換手段においては、仮想アドレスか
ら実アドレスへの可変換性が保証されていなければなら
ない。この主題に関する特許朽よび論文を全て挙げるこ
とはできないが、以下に挙げる従来技術はアドレス変換
機構の代表的な例であって、かつ本発明に最も係りの深
い従来技術を示すものである。

Ｂｅｒｇｌｕｎｄ他による米国特許第３８２８３２７号
は、アドレスに上位ビットを付加することによって記憶
装置を拡張するための従来の記憶制御手法を示している
。この上位ビットはプログラムによって明示されるアド
レスの一部ではないが、割込みモード、Ｉ１０モード等
の別のシステムモードによって制！ＩＩされる。この特
許は記憶装置拡張システムに関するものであるが、この
記憶装置拡張システムには同時にアドレス変換ハードウ
ェアが提供されている。Ｂｏｕｒｋｅ他による米国特許
第４０４２９１１号もまた主記憶装置拡張の為のシステ
ムが示され、アドレス変換手段を明らかに含んでいる。

しかしながらこれら２つの米国特許は、ＴＬＢ及びペー
ジフレームテーブルの両方に特別のロックビットを用意
するという事だけでなく、仮想アドレス拡張の概念をも
開示していない。

論文、Ｇｅｏｒｇｅ　　Ｒａｄｉｎ、　　”　Ｔｈｅ　
　８０１Ｍｉｎｉｃｏｍｐｕｔｅｒ”、　　ＡＣＭ　　
　　Ｓ　　Ｉ　　ＧＰＬＡＮ　　　Ｎ０ＴＩＣＥＳ、第
１７巻、第４号、１９８２年４月号、３９ないし４７ペ
ージ、には非常に高速の記憶サブシステムに大きく依存
する動作特性を持った実験的なコンピュータに関する一
般的な記載が示されている。本発明の再配置機構はこの
ようなコンピュータに特に適しているであろう。

Ｂｏｕｒｋｅ他による米国特許第４０５００８４号には
、スタックセグメンテーションレジスタを備えたアドレ
ス再配置変換器を含む記憶構成が示されている。この特
許に示される特別のセグメンテーションレジスタは、本
発明で用いるような拡張された仮想アドレスの記憶とい
うよりはむしろ主記憶装置内の物理ブロックに割り当て
られた実アドレスの記憶を目的としている。

Ｍｉｔｃｈｅｌｌ他による米国特許第４２５１８６０号
には、広大な仮想アドレス記憶を実現するための仮想ア
ドレス指定装置を有する記憶アドレス指定システムが示
されている。この特許は、仮想アドレスをセグメント部
とオフセット部とに分割することを開示している。しか
しながら、セグメント部およびこれに係るセグメントレ
ジスタはアドレス分割を行う適切な手段として用いられ
るものであって、本発明のアドレス変換機構とはその動
作が全く異なる。

Ｂ　ｆｒｎｅｙ他による米国特許第４０３７２１５号に
示きれているシステムは、特定の実記憶ブロックを指定
するために一連のセグメンテーションレジスタを利用す
るという点において、前記米国特許第４０５００９４号
に極めて類似している。この特許は、さらに特別のセグ
メンテーションレジスタに組み込まれる°°読取り専用
°°有効ピットの使用に関した記載もある。こうしたビ
ットは、本発明の再配置機構のハードウェアに設けられ
る特殊目的のロックビットとは全く異なるものである。

Ｇｏｒｄｉ他による米国特許第４０７７０５９号には、
ジャーナリングおよびコピーバックを容易に行うための
特別の制御手段を備えた階層記憶システムが示されてい
る。この特許には、複数の複式記憶装置もまた示されて
いる。これによって、現行データを一方の記憶装置に保
持して、後続のジャーナリングオペレーションおよびコ
ピーバックオペレーションを容易に行うために、変更を
他方の記憶装置に通知する。この特許のハードウェアお
よび１ｉＩＩｔＭ手段は本発明のａツクビットシステム
とは全く異なるものである。

Ｈｏｇａｎ他による米国特許第４０５３９４８号には、
登録索引テーブル（ＤＬＡＴ）の各エントリに対してカ
ウンタを含む特別の手段を備えたアドレス変換システム
が示されている。

Ｈｏｆｆｍａｎ他による米国特許第４２１８７４３号は
、１８Ｍシステム／３８の再配置アーキテクチャに関し
て以下に列挙する多数の特許の例である。

この特許は仮想記憶コンピュータシステムにおいてＩｌ
ｏが処理するアドレス指定を簡単にする方法を示唆して
いる。仮想記憶システムの課題に係る他の特許は第４１
７００３９号、第４２５１８６０号、第４２７７８６２
号、および第４２１５４０２号である。

Ｃｏｒｄ　ｉ他による米国特許第４０２０４６６号もま
た、ジャーナリングおよびコピーバック手順を容易に行
うための特別の手段を組み込んだ記憶システムを示すも
のである。この特許は、本発明のロックビット制御手段
とは全く関係がない。

Ｌａｗ　ｌｏｒによる米国特許第３９４２１５５号は仮
想記憶システムのセグメント区分形式を開示しているが
、この特許で使用されているセグメント化は、仮想アド
レスを拡張するために利用される本発明のセグメント化
オペレーションとは全く異なるものである。

種々のハツシュ方式を用いて仮想記憶変換機構をアクセ
スする例として米国特許第４２１５４０２号を挙げてお
く。

Ｃ９課題を解決するための手段 本発明の手法に従って、アドレス変換および全体的な記
憶制御機能に対してハードウェアおよびソフトウェアを
十分に利用した仮想記憶サブシステムが提供される。シ
ステム内の嫌でのデータおよびプログラムは、それらが
どこに所在するのが、それらが−時間なものであるのか
、カタログされているのが、共有されているのかまたは
私用のものなのが、回復可能なのかまたは回復不能なの
か、ということに関係なく１、統一的にアドレス指定さ
れる。このことは、例えば、キャッシュ内に存在する私
用の回復不能な計算データがキャッシュの速度で回復で
きることを意味する。一方さらに、データがたとえ共有
されていても、キーを保持する特定のプログラムによる
アクセスもまたキャッシュの速度で行われる。

こうして、このような統一的ラインのアドレス指定すな
わち°“単一レベル記憶°°アドレス指定を可能にした
ここに開示する記憶サブシステムの構成は、３２ビツト
の仮想アドレスを使用する。この仮想アドレスはＣＰＵ
によって生成されるもので、そのうちの４ビツトで組に
なった１６個の１２ビツトセグメントレジスタを指定す
る。選択されたセグメントレジスタの内容と仮想アドレ
スの残りの２８ビツトを連結して４０ビツトの有効アド
レスを生成する。従って、各セグメントは、２２８バイ
トまでのデータを含むことができることが容易に理解き
れるであろう。この新しい４０ビツトのアドレスは依然
として仮想アドレスであることに留意されたい。実アド
レスが存在するか否かを判断するために高速の部分連想
式変換索引緩衝機構を初めにアクセスすることによって
この４０ビツトのアドレスが変換きれる。実アドレスが
存在しない場合は、他の変換システムと同じく、ページ
テーブルを参照してアドレス変換を実施する。

本構成の別の個有の特徴は、変換索引緩衝機構だけでな
くさらにページフレームテーブル内にも、ロッキング、
ジャーナリングおよび許可を検査するための特殊ロック
ビットを設けることである。

各々の実アドレスに対して変換索引緩衝機構およびペー
ジフレームテーブルに複数のロックビット（実施例では
１６個）が設けられることに留意されたい。１ページ内
の各ラインに対して１つのロックビットが与えられ、シ
ステム内のジャーナリング制纒のために使用される。ア
クセス手段およびソフトウェア手段がさらにシステムに
設けられ、それによってこうしたビットはハードウェア
だけでなくソフトウェアによるアクセスも可能である。

本発明の主な目的は非常に広大な仮想アドレス空間を有
する仮想記憶サブシステムを提供することである。

本発明の他の目的は全ての記憶オペレーションにおいて
゛単一レベル記憶装置°°として機能するような記憶サ
ブシステムを提供することである。

本発明の他の目的は正しくない変換テーブルを使用した
ことによるアドレス指定エラーが発生しにくいような記
憶サブシステムを提供することである。

本発明の他の目的はそうした仮想記憶サブシステム内で
ジャーナリングおよび関連するデータ保護を極めて容易
に行う制御機構を提供することである。

本発明の他の目的はソフトウェアおよびハードウェアの
いずれにとっても使用可能であるそうした制御機構を提
供することである。

本発明のこうした目的、特徴、および利点は、添付図面
に図示するように以下に示す発明の好ましい実施例の詳
細な記述から明らかになるであろう。

Ｄ、実施例 本発明の目的はここで開示される記憶制御装置によって
一般的に達成される。この記憶制御装置は、前に一般的
な形で述べたアドレス変換アーキテクチャを実施するホ
ストＣＰＵ記憶チャネルと接続する。アドレス変換アー
キテクチャは後でさらに詳しく説明する。変換機構は、
１６メガバイトまでの容量を有する記憶装置とのインタ
ーフェースに要する論理を含む。記憶装置はインタリー
ブしてもしなくてもよいし、スタティック型でもダイナ
ミック型でも構わない。変換機構は機能的に３つのセク
ションに分けられる（第１図参照）。

ＣＰＵ記憶チャネルインターフェース（ＣＳＣ）１０の
論理は共通フロントエンド（ＣＦＥ）のセクション１２
を有する。セクション１２は記憶チャネルからアドレス
変換論理１４および記憶ＩｒＩａＩ＋論理１６へ適切な
プロトコルを提供する。記憶チャネルとの通信は全てこ
の論理によって取り扱われる。アドレス変換論理は、記
憶チャネルより受は取った仮想アドレスを、記憶装置の
アクセスに用いられる実アドレスに、変換する。この論
理は１６個のコングルエンスフラスを備えた２ウエイの
セットアソシアティブとして構成された変換索引緩衝機
構（ＴＬＢ）を含む。必要な場合に主記憶装置にあるペ
ージテーブルから自動的にＴＬＢエントリを再ロードす
る論理が設゛けられる。記憶制御論理１６はアドレス変
換論理１４から記憶装置へのインターフェースを提供す
る。この論理はダイナミックメモリリフレッシュ制御も
また備えている。

本発明は、主として、よく知られたコンピュータ回路、
装置、および機能ユニットの新規な組合せと機能動作と
に関するものであって、それらの特定の詳細な構造に係
るものではない。従ってこうしたよく知られた回路、装
置、およびブロックの構造、制御および、配置は本発明
に関係する部分だけを詳細に示した容易に理解できるブ
ロック表現および機能図の形で図面に偶因されている。

これは、構造的な詳細によって本発明が不明瞭になって
しまうことのないようにするためである。

この構造的な詳細はその機能的な記述だけで当業者には
容易に明らかなものである。本発明に係るそうした特徴
を強調するために、さらに、これらのシステムの様々な
部分は適切に整理され機能的に記述されている。以下の
記述により、当業者は開示された記憶サブシステムの実
施可能性を理時解でき、さらに、様々なコンピュータア
ーキテクチャの任意の１つにそれを組み込むことができ
るであろう。

第１図は本アドレス変換システムの前述の機能部分を示
す。本アドレス変換システムは超ＬＳＩ技術によって１
つの論理チップに集積できるであろう。

本システムでアドレスが変換されるか（仮想アドレスと
して取扱われるか）実アドレスとして取扱われるかは、
ＣＰＵ記憶チャネル（Ｃ３Ｃ）上の変換モードピット（
Ｔビット）の値によって制御される。Ｃ５Ｃに要求を出
す各装置は要求の度に変換モードピットの値を制御する
。ＴビットはＣＰＵが供給する記憶装置アクセス命令の
適切なフィールドから取り出される。Ｉ１０装置による
記憶装置アクセスの場合は、Ｔビットの値はアダプタ接
続機構によって生成される。Ｔビットが１の場合は、記
憶装置アドレス（命令取出し、データロード、データ記
憶）は変換される。Ｔビットが０の場合は、記憶装置ア
ドレスは実アドレスとして取扱われる。

ここに開示されたアーキテクチャにおいては、変換が行
われない記憶装置要求にとっては、記憶装置保護は有効
ではない。

参照および変更の記録は、変換が行われるかどうかには
関係なく全ての記憶装置にとって有効である。

アドレス変換が行われる場合は、変換オペレーションは
以下に示すように論理的に進められる。

また以下に示すような厳密な論理的シーケンスではなく
異なる各部分の機能を並行して実行するようにしてもよ
い。

本アドレス変換機構は°°単一レベル記憶“アドレス指
定構造を実現する。ここに開示された良好な実施例では
アドレス変換は以下に示す事柄を支援する。

１、複数の独立した仮想アドレス空間 ２６４ギガバイトのアドレス空間 ３、要求時ベージング ４．２０４８バイトまたは４０９６バイトのページ ５、記憶装置保護 ６、命令およびデータのための共有セグメント’１１２
８バイトのラインのジャーナリングおよびロッキング ８．１６メガバイトまでアドレス指定可能な実記憶 ９、実ページごとの参照ビットおよび変更ビット １０、実アドレスロード、ＴＬＢエントリ無効化、およ
び記憶装置例外アドレスのためのハードウェア支援 記憶装置は、各々２５６メガバイトの容量を有する４０
９６個のセグメントから成る、単一の４０ビット仮想ア
ドレス空間に写像きれているかのごとく取り扱われる。

Ｃ８Ｃより受は取った３２ビツトのアドレスのうち上位
４ビツトを用いて１６個のセグメントレジスタのうちの
１つを選択し、選択されたセグメントレジスタの内容１
２ビツトと、有効アドレスの残りの２８ビツトとを連結
することによって、３２ビツトのアドレスを４０ビツト
の（長形式仮想）アドレスに変換する。そうして変換機
構が記憶装置アクセスのために４０ビツトの仮想アドレ
スを実アドレスに変換する。容易にわかるように、ハー
ドウェアをわずかに変更するだけで仮想アドレスの大き
さを変更することも可能である。

アドレス指定可能な記憶装置の容量は、常に、４ギガバ
イトのみである。言い換えれば、１６個のセグメントレ
ジスタによって各々２５６メガバイトの容量を有する１
６個のセグメントが指定可能である。従ってオペレーテ
ィングシステムは適切な値をセグメントレジスタにロー
ドすることによって複数の独立した仮想アドレス空間を
生成することができる。限られた場合には、このように
して、２５６個の全く独立した４ギガバイトアドレス空
間を生成できるかも知れないが、（中核コードのような
）Ｍ＆つかのセグメントが複数のアドレス空間で共有さ
れる可能性の方が高い。

ＩＢＭシステム／３７０と同様な記憶装置保護が２にバ
イトまたは４にバイトのページ単位で備えられる。２５
６メガバイトのセグメントごとに独立して指定される保
護キー（Ｓ／３７０のＰＳＷにあるキーと等価なもの）
によって記憶保護および取出し保護が達成される。なお
、異なるセグメントレジスタに同一の値（セグメント識
別子）をロードしておくことによって、異なるタスク間
でセグメントを共有することが可能となる（特にタスク
間通信の場合などに有益である）。

持続記憶クラスに対するサポートは、各仮想ページに関
連する一組のロックビットによって与えられる。このロ
ックビットは記憶装置保護の細分性を記憶装置の゛ライ
ン゛°にまで効果的に拡張しく２にページの場合は１２
８バイト、４にページの場合は２５６バイト）、こうし
てオペレーティングシステムは持続変数の変更を検知し
それを自動的にジャーナリングすることができる。ここ
で云う持続記憶クラスは、その内容が例えばディスクフ
ァイル記憶装置に永続的に記憶きれているものを意味す
る。

以下の用語は本明細書で使用され、明瞭かつ簡便のため
にここで定義される。

バイトインデックス ２にバイトページの場合、ページまたはページフレーム
内で１つのバイトを識別するためのＯないし２０４７　
（１１ビツト）の範囲の数値［４にバイトページの場合
ばＯないし４０９５　（１２ビツト）］。バイトインデ
ックスは有効アドレスの下位１１ビツト［１２ビツト］
から取り出される。

変更ビット 各ページフレームに関連するビット。

そのフレームに対して記憶装置参照（書込みのみ）が成
功した場合は常に°１°°にセットされる。

有効アドレス 記憶チャネル上の装置によって生成される３２ビツトの
記憶チャラネルアドレス。このアドレスは、命令取出し
、データロード、またはデータ記憶の際にポストＣＰＵ
によって生成できる。また、ＤＭＡアドレスのように、
記憶チャネル上の■１０装置によって生成することもで
きる。

ライン １２８バイトごとの境界を有する１ページの１２８バイ
ト部分、これは１つのロックビットによって制ａｌＴき
れる記憶容量である。

ロックビット 持続記憶セグメントの各ページに関連した１６ビツトの
うちの１つ。各ロックビットは記憶装置の１つのライン
に関連する。トランザクションＩＤ１書込みビット、お
よびロックビットの値を組合せて、１つのラインに対し
、持続記憶セグメントにおいて記憶装置アクセス要求が
許可きれているかまたは禁止されているかを決定する。

ページ ２０４８バイト［または４０９６バイト］の境界で区切
られた２０４８バイト［または４０９６バイト］の記憶
単位。゛°ベージ゛°は正しくは仮想記憶に関し、一方
、゛ページフレーム内°は実記憶に関するものであるが
、歴史的に°“ページ゛°は仮想記憶および実記憶のい
ずれにも使用されている。

ページフレーム ２０４８バイト［または４０９６バイト］の境界で区切
られた２０４８バイト［または４０９６バイト］の記憶
単位。ページはページフレーム内または外部記憶装置（
すなわちディスク）上に存在する。

ページテーブル 主記憶装置内のハツシュアンカーテーブルおよび逆ペー
ジテーブルのエントリを組合せたもので、仮想アドレス
から対応する実アドレスへの変換に用いられる（ここで
はＨＡＴ／ＩＰＴとも云う）。

保護キー 各セグメントレジスタにある１ビツトの値であって、現
在実行中のプロセスが所与のセグメント内のデータをア
クセスできるかどうかを示す。この保護キーは機能的に
はＩＢＭシステム／３７０のＰＳＷキーと似ているが、
アドレス指定可能な全ての記憶域に対して大域的に適用
されるのではなく、各セグメントに対して個々に適用さ
れる。

実アドレス 変換オペレーションの結果、実ページインデックス（１
０ビツトないし１３ビツト）と有効アドレスの下位１１
ビツト［または１２ビツト］を連結したもの（実ページ
インデックス１１バイトインデツクス）。

実ページインデックス 実記憶のページフレームを識別するためのＯないし８１
９２　（１３ビツト）の範囲の数値。この値を１０ビツ
トまで減らすことによって、実記憶の最大ｉ量を２にバ
イトのページで２Ｍバイトまでに制限する場合もある。

参照ビット 各ページフレームに関連するビット。そのフレームに対
して記憶装置参照（読取りまたは書込み）が成功した場
合は常に“１゛°にセットされる。

セグメントＩＤ ２５６Ｍバイトの仮想記憶セグメントを識別するための
Ｏないし４０９５　（１２ビツト）の範囲の数値。セグ
メントＩＤと仮想ページインデックスとを連結して、４
０ビット仮想アドレス空間の１ページを指定する。

記憶装置キー 特定の１ページに関連した保護レベルを識別するための
、各ＴＬＢエントリ内の２ビツトの値。

このキーは、機能的にはシステム／３７０の各べ−ジに
関連した記憶装置キーに似ている。

ＴＬＢ 変換索引緩衝機構。ＴＬＢは仮想−実写像を含むハード
ウェアである（常にこの写像の一部のみをＴＬＢに含ま
せる場合もある）。この写像の他に、各ＴＬＢエントリ
は、変換ＴＤ、記憶装置キー、およびロックビットのよ
うな、それに関連するページに係る他の情報を含む。

トランザクションＩＤ 現在ＴＬＢエントリにロードされている一組のロックビ
ットの゛所有者°゛を識別するためのＯないし２５５　
（８ビツト）の範囲の数値。

仮想アドレス セグメントＩＤと有効アドレスの下位２８ビツトとを連
結することによって本アドレス変換機構内で形成される
４０ビツトのアドレス値。（すなわち、セグメントＩＤ
１１仮想ページインデツクス１１バイトインデツクス）
。

仮想ページインデックス ２にバイトページの場合、仮想記憶セグメント内の１ペ
ージを識別するためのＯないし１３１０７２　（１７ビ
ツト）の範囲の数値［４にバイトページの場合ばＯない
し６５５３６　（１６ビツト）］。

仮想ページインデックスは有効アドレスのビット４〜２
０［４〜１９］から取り出される。

記号１１は連結を表わす。

本アドレス変換機構を支援するのに要するハードウェア
を以下に説明する。実施態様によってはフィールド輻を
変更することもできることに留意されたい。

ＴＬＢは任意の個数のエントリから成り、各エントリは
成るページの仮想アドレスからその実アドレスへの変換
を制御する。

ＴＬＢの詳細な構成は実施態様に依存する。２つの実施
態様が可能である。セグメントＩＤＩ仮想ページインデ
ックスによってアドレス指定され、かつ、実記憶フレー
ムあたり１つのエントリを含む内容アドレス記憶装置（
ＣＡＭ）。ＣＡＭエントリのインデックス（序数）は実
ページインデックスに等しい。仮想ページインデックス
の下位ビットの成る数値によってアドレス指定きれるセ
ットアソシアティブＴＬＢｏ実ページインデックスはＴ
ＬＢエントリの１つのフィールドに含まれる。

ＴＬＢの形に対する唯一の制約は、非ＣＡＭ型の実施が
少なくとも２ウエイのセットアソシアティブでなければ
ならないことである。各ＴＬＢエントリは、ｒＯＲ命令
およびＩＯＷ命令を用いて、個別に、ＣＰＵから読み取
られたり書き込まれたりする。ＴＬＢエントリは以下に
示すフィールドを含む。

３２ビツトの入力有効アドレス（ＣＰＵまたはＩ１０装
置より）は、初めに、セグメント識別子を有効アドレス
に連結することによって４０ビツトの仮想アドレスに拡
張きれる。ｆｉ想アドレスは、次に、等価な実アドレス
への変換のために変換ハードウェアに供給される。仮想
アドレスは以下に示すプロセスによって実アドレスに変
換される。

入力有効アドレスの上位４ビツトを用いてセグメントテ
ーブルを検索し、１６個のセグメントのうちの１つを選
択する。１２ビツトのセグメント識別子、″°特殊セグ
メント°°ビット、およびキービットは、選択きれたセ
グメントレジスタから得られる。１２ビツトのセグメン
ト識別子は仮想アドレスの生成のために用いる。特殊セ
グメントビットおよびキーピットは次の示すアクセス有
効化のために用いる。第２図はセグメントテーブルの形
式を示している。

１２ビツトのセグメント識別子は入力有効アドレスのビ
ット４ないしビット３１に連結されて４０ビツトの仮想
アドレスを生成する。有効アドレスのうち、２にページ
の場合は下位１１ビツト、または４にページの場合は、
１２ビツトが、選択きれた実ページのためのバイトアド
レスとして使用される。これらのビットは変換プロセス
によって変更されることはない。仮想アドレスの残りの
２９　（２８）ビットは、次に、変換ハードウェアに与
えられる。第３図は、セグメント識別子および記憶装置
有効アドレスを用いて行われる仮想アドレスの生成を示
す。

本明細書に示すアドレス変換システムは、最後に使用さ
れた仮想アドレス（本実施例では３２）の変換を含む変
換索引緩衝機構（Ｔ　Ｌ　Ｂ）を、利用する。変換のた
めに新しい仮想アドレスがＴＬＢに与えられる場合に、
ハードウェアを用いてＴＬＢエントリを主記憶ページテ
ーブルから更新する。変換ハードウェアの簡単化きれた
データフローを第４図に示し、各ＴＬＢの形式を第５図
に示す。

システムは、ＩＴＬＢあたり１６個のエントリを備えた
２つのＴＬＢ　（１６個のコングルエンスフラスを備え
た２ウエイのセットアソシアティブ）を利用する。仮想
ページインデックスの下位４ビツトが同時に両方のＴＬ
Ｂをアドレス指定するのに用いられる。各ＴＬＢのアド
レスタグエントリは、仮想ページインデックスの残りの
ビット（２にページの場合は２５ビツト、４にページの
場合は２４ビツト）に連結されたセグメント識別子と、
比較される。２つの比較のいずれかが等しくかつそのＴ
ＬＢエントリが有効（有効ビットによって示される）な
らば、関連するＴＬＢが所与の仮想アドレスのための変
換情報を含む。

選択されたＴＬＢエントリ内の実ページ番号フィールド
（ＲＰＮ）は主記憶装置にある実ページの番号を含む。

実ページ番号は所与の仮想アドレスに写像される。これ
が特殊セグメントでない場合は、アクセスが許可される
前に、ＴＬＢエントリからのキービットとセグメントレ
ジスタからのキービットとを用いて、記憶装置保護違反
の有無を検査する。セグメントレジスタの特殊ビットで
示されるようにこれが特殊セグメントである場合は、ア
クセスが許可される前に、ロックビット処理が実行され
る。記憶装置保護機構は、特殊セグメント処理と同様、
後で説明する。アクセスが許可されれば、主記憶装置が
アクセスされて、そのページに関連する参照および変更
ビットが更新される。参照および変更ビットのセットも
後で説明する。

２つのＴＬＢの比較から一致が得られない場合は、アド
レス変換論理は主記憶装置にあるページテーブルエント
リから不在ＴＬＢエントリの再ロードを試みる。主記憶
ページテーブルは実記憶に常駐し、論理的には２つの部
分すなわちハツシュアンカーテーブル（ＨＡＴ）と逆ペ
ージテーブル（ＩＰＴ）から成る。ＨＡＴはハツシング
によって任意の仮想アドレスを任意の実ページに写像で
きる。

逆ページテーブル（Ｉ　ＰＴ）は各々の実ページフレー
ムに関連する仮想アドレス（もしあれば）を指定する。

ＩＰＴは実ページ番号によって指標きれるエントリのア
レイとして構成され、各エントリはそれに関連するセグ
メントＩＤおよび仮想ページ番号を含む。

ＩＰＴは実ページ番号によって指標きれるので、所与の
実アドレスに対する仮想アドレスを決定するのは極めて
容易である。所与の仮想アドレスに対する実アドレスを
効率よく決定するためには、パッシングによって仮想ア
ドレスをアンカー点に写像すること、およびエントリを
連鎖してハツシュ衝突を解決すること、が必要である。

これは当業者には容易に理解されるであろう。

ハツシュアンカーテーブル（ＨＡＴ）は論理的にはＩＰ
Ｔから分離されている（ハードウェアの効率化という理
由から物理的にはＩＰＴに組み込まれているが）。第６
図に示すように、ハツシュ関数は仮想アドレスをＨＡＴ
内の１つのエントリのインデックスに変換し、そのエン
トリが同じＨＡＴインデックスを持ったＩＰＴエントリ
（実ページ）の連鎖における最初のエントリを指定する
。

仮想アドレスの一致を求めてＩＰＴエントリの連鎖を探
索した場合、所望の仮想アドレスに対するＩＰＴインデ
ックス（従って実アドレス）が得られるか、又は、一致
が見出されることなく　（ページが写像されていない）
探索が終了する。本実施例では実記憶の各ページに対し
て１つのＨＡＴおよびＩＰＴエントリが存在する。

仮想アドレスから実アドレスへの変換は、初めに、有効
アドレスの選択された下位ビットとセグメント識別子か
らのビットとを排他的にオアすることによって、達成さ
れる。この“°ハツシュきれた゛アドレスはＨＡＴへの
指標付けに用いられる。

選択されたＨＡＴエントリは所与の仮想アドレスのため
の、探索されるべｔＩＰＴエントリのリストの開始点へ
のポインタである。探索されるべきＩＰＴエントリのリ
スト内のエントリは、次の探索すべきＩＰＴエントリを
指定する各エントリ内のポインタによってリンクされて
いる。ｒＰＴエントリ中のフラグビットを用いて探索連
鎖の終了点が示される。ハツシングは、一般に幾つかの
異なった有効アドレスに対して同じＨＡＴアドレスを生
成するので、探索されるべきＩＰＴ連鎖には仮想アドレ
スエントリが幾つか含まれていることに留意されたい。

ハードウェアの効率化という理由から、ＨＡＴおよびＩ
ＰＴは、１つのインデクシング構造でアドレス指定でき
る１つの構造に組み合わされる。

組み合わされたＨＡＴおよびＩＰＴには、実記憶の各ペ
ージに対して１つのエントリが存在する。

例えば、２にバイトのページで構成された１Ｍバイトの
実記憶は５１２のエントリを要し、４にバイトのページ
で構成された５１２にバイトの実記憶は１２８のエント
リを要する。組み合わきれたＨＡＴおよびｒＰＴのエン
トリの形式は、第７図に示す。ＨＡＴ／ＴＰＴは各エン
トリに対して１６バイトを有し、テーブルサイズの倍数
のアドレス場所から始まる。

各エントリの第１ワードはアドレスタグを含む。

アドレスタグはセグメント識別子と仮想ページインデッ
クスとを連結して作られる。２にページの場合は、アド
レスタグは２９ビツト、４にページの場合は２８ビツト
であることに留意されたい。

４にページサイズが使用されたとすれば、２８ビツトの
アドレスタグがビット３ないしビット３０に記憶される
。ビット２は予約されている。第１ワードは、さらに、
２ビツトキーを含む。２ビツトキーは後に説明する記憶
装置保護のために使用される。

第２ワードは、ＨＡＴポインタ、ＩＰＴポインタ、およ
び各ポインタのための有効ビットを含む。

ポインタの使用については後で説明する。

第３ワードは、書込み保護、ロックビット、および特殊
セグメントのためのＴＩＤを含む。これらのフィールド
の使用についても後で説明する。

第４ワードはＴＬＢの再ロードには使用されず、将来の
使用に備えて予約きれている。

ＨＡＴ／ＩＰＴベースアドレスは変換制御レジスタ（後
で説明する）内の１つのフィールドであり、これを用い
て主記憶ページテーブルの開始アドレスを計算する。Ｈ
ＡＴ／ｒＰＴベースアドレスに含まれる値は、記憶装置
およびページのサイズに依存して表１に示す量で乗算き
れて、それによって、主記憶ページテーブルの開始アド
レスが得られる。表１は、さらに、記憶装置サイズおよ
びページサイズの各々に対するＨＡＴ／ＩＰＴのサイズ
も示す。

い４ ＨＡＴアドレス生成 前述のように、ＨＡＴインデックスは、セグメント識別
子から選択されたビットと有効アドレスからのビットと
を排他的オアして計算される。使用されるビット数は、
結果インデックスがＨＡＴ／ＩＰＴのｎ個のエントリの
うちの１つを選択するように選ぶ。このパッシング操作
を第６図に示す。ＨＡＴインデックス生成に用いるビッ
トを表２に列挙する。選択されたＨＡＴエントリの記憶
アドレスは、 ＨＡＴ／ＩＰＴベースアドレス＋ＨＡＴインデックス１
１０１００ として計算される。

選択されたＨＡＴエントリがアクセスきれて、ＩＰＴ探
索連鎖が空いているかどうかを判定するために空きビッ
トが検査きれる。もし空きビットが１ならば、所与の仮
想アドレスへ写像されるベージは存在せず、後で説明す
るように°°ベージ不在°。

が報告きれる。もし、空きビットがＯならば、ＩＰＴ探
索連鎖にエントリが存在してＩＰＴ内のエントリが探索
される。そのとき、選択されたＨＡＴエントリのＨＡＴ
ポインタフィールドが、ＩＰＴ探索連鎖の開始点へのポ
インタとして使用される。

０ 前にアクセスされたＨＡＴポインタは、ＩＰＴへの開始
インデックスとして使用きれる。最初のＩＰＴエントリ
の記憶装置アドレスは、ＨＡＴ／ＩＰＴベースアドレス
＋ＨＡＴポインタ＋１００００ として計算される。

ＩＰＴ内の最初のエントリに対してアドレスが行われ、
そのアドレスタグと所与の仮想アドレスとの比較が行わ
れる。両者が一致すれば、仮想アドレスに割り当てられ
た実ページが見つかったことになり、不在ＴＬＢエント
リを再ロードすることができる。ＴＬＢエントリの再ロ
ードは後で説明する。両者が一致しなければ、■ＰＴポ
インタをアクセスしてＩＰＴ探索を続行する。ＩＰＴポ
インタは、 ＨＡＴ／ＩＰＴベースアドレス＋ＨＡＴポインタ！１０
１００ として計算される。次にＩＰＴポインタがアクセスされ
て、ＩＰＴ探索連鎖に付加的なエントリが存在するかど
うかを判定するために最終ビットが検査される。最終ビ
ットがＯならば、付加的なエントリが存在し探索処理を
続行する。最終ビットが１ならば、探索されるべき付加
的なＩＰＴエントリは存在せず、“ベージ不在゛が報告
される。

探索されるべき付加的なＩＰＴエントリが存在すれば、
探索のための次のＩＰＴエントリのアドレスは、 ＨＡＴ／ｒＰＴベースアドレス＋ＨＡＴポインタ１１０
０００ として計算される。このアドレスを用いてＩＰＴの次の
エントリをアクセスし、選択されたエントリに含まれる
アドレスタグと所与の仮想アドレスとの比較を行う。両
者が一致すれば、仮想アドレスに割り当てられた実ペー
ジが見つかり、不在ＴＬＢエントリを再ロードすること
ができる。両者が一致しなければ、探索されるべき次の
エントリへのポインタをアクセスして探索処理を続行す
る。次のエントリへのポインタのアドレスは、ＨＡＴ／
ＩＰＴベースアドレス＋ＩＰＴポインタ＋１０１００ として計算される。次に、このワードがアクセスされて
、ＩＰＴ探索連鎖に付加的なエントリが存在するかどう
かを判定するために最終ビットが検査きれる。最終ビッ
トが１ならば、探索されるべき付加的なＩＰＴエントリ
は存在せず、°°べ一ジ不在°°が報告きれる。最終ビ
ットがＯならば、付加的なエントリが存在し探索処理を
続行する。

ＩＰＴエントリのアドレスタグが所与の仮想アドレスと
一致するか、または、一致が見出されずかつ最終ビット
が探索連鎖内でそれ以上のエントリの存在はないという
ことを示すまでは、現ＩＰＴポインタを用いて前述の処
理によって後続のエントリのアクセスが行われる。

以下の記載は、仮想アドレスからＩＰＴエントリのイン
デックス（従って対応する実アドレス）への変換に要す
るステップを要約したものである。

（１）仮想ページ番号の下位１３ビツトを選択する。

これは、４にバイトのページが使用されていれば有効ア
ドレスのビットマないし１９であり、２にバイトのペー
ジが使用されていればビット８ないし２０である。

（２）有効アドレスのビットＯないし３で指定きれるセ
グメントレジスタの１２ビツトの内容を選択する。左端
に゛°０°゛ビットを連結して１３ビツトのフィールド
を形成する。

（３）ステップ（１）および（２）からの２つの１３ビ
ツトフイールドを排他的オアして１３ビツトのハツシュ
アンカーテーブルエントリ番号を形成する。

（４）ステップ（３）の値を左方に４ビツトだけシフト
する。これは物理的に所望のＨＡＴエントリを含むＩＰ
Ｔエントリの開始点のバイトオフセットを形成する。

（５）ＨＡＴ／ＩＰＴエントリのアドレスを計算する。

これは、ステップ（４）の結果とＩＰＴの開始アドレス
とを加算することによってなされる。工ＰＴが、２のべ
き乗バイトの境界の所から始まるように制約されていれ
ば、この°°加算°゛はＯＲまたは連結で置き換えても
よい。

（６）空きＩＰＴ連鎖を検査する。ＨＡＴ／ＩＰＴエン
トリの°’Ｅ”（”空き゛）ビットを検査する。

Ｅ＝１ならば、ＩＰＴ連鎖は空いている（ＨＡＴポイン
タは無効）：探索が不成功に終る；仮想ページは写像さ
れていない。

（７）ＩＰＴ連鎮が空いていなければ、アドレス指定さ
れたＨＡＴ／ＩＰＴエントリからＨＡＴポインタを選択
する。この１３ビツトの値は、同じハツシュ結果［ステ
ップ（３）］を有するエントリの連鎖内の最初のＩＰＴ
エントリのインデックスである。

（８）ＩＰＴインデックスの値を左方に４ビツトだけシ
フトする。これは、仮想アドレスの一致を検査すべｔＩ
ＰＴエントリの開始点のバイトオフセットを形成する。

（９）ＩＰＴエントリのアドレスを計算する。これは、
ステップ（８）の結果とＩＰＴの開始アドレスとを加算
することによってなされる。ＩＰＴが、２のべき乗バイ
トの境界の所から始まるように制約されていれば、この
°゛加算°°はＯＲまたは連結で置き換えてもよい。

（１０）仮想アドレスの比較。セグメントＩＤをＩＰＴ
エントリからの仮想ページ番号（２８ビツトまたは２９
ビツト）に連結したものと、有効アドレスで指定された
セグメントレジスタの内容［ステップ（２）］を有効ア
ドレスの仮想ページ番号に連結したものと、を比較する
。

（１１）一致すれば、探索は成功裏に終る。このエント
リは所望の仮想アトドレスに対応するものである。その
インデックス番号は要求された実ページ番号に等しい。

（１２）一致しなければ、連鎖の終りを検査する。ＩＰ
Ｔエントリの°ｌ　Ｌ　ＩＩ　（ＩＴ最終″）ビットを
検査する。Ｌ＝１ならば、そこがこの連鎖における最終
のＩＰＴエントリである。探索は不成功に終り、仮想ペ
ージは写像されていない。

（１３）連鎖の終りでなければ、ＩＰＴエントリからＩ
ＰＴポインタフィールドを選択する。この１３ビツトの
値は、検査されるべき、次のＩＰＴエントリのインデッ
クスである。

（１４）ステップ（８）へ進む。

ＴＬＢ再ロード 所与の仮想アドレスに一致するアドレスタグフィールド
を持ったＩＰＴエントリが見つかると、不在ＴＬＢエン
トリが再ロードされる。再ロードは、不在仮想アドレス
のコングルエンスフラスに対して最も長い間使用されな
かったＴＬＢエントリを選択することならびに選択され
たエントリに所与の仮想アドレスタグフィールド、対応
する実ページ番号およびキービットをロードすること、
から成る。もしこれが、セグメントレジスタ内の特殊ビ
ットによって指示されるような特殊セグメントであるな
らば、書込みビット、ＴＩＤｌおよびロックビットも再
ロードされる。

各コングルエンスフラスで最も長い間使用されなかった
ＴＬＢエントリを決定するのにハードウェアが使用され
る。仮想アドレスの下位ビットはコングルエンスフラス
を確定するので、あとは、どのＴＬＢが選択きれたエン
トリを置換すべきであったのかを決定するだけでよい。

そうして、どのＴＬＢが、所与のコングルエンスフラス
において最も長い間参照されなかったエントリを有して
いたかという事に基づいて、２つのＴＬＢのうちの一方
が選択される。

所与のコングルエンスフラスに対して最も長い間使用さ
れなかったＴＬＢエントリがひとたび決定されれば、選
択されたＴＬＢエントリを再ロードすることができる。

アドレスタグフィールドおよびキーピットは、主記憶装
置に含まれるＩＰＴエントリから再ロードされる。この
エントリのアドレスはＩＰＴ探索プロセスにおいて事前
に計算されている。探索プロセス中に計算されたＩＰＴ
インデックスは実ページ番号に等しいので、この値を用
いてＴＬＢの実ページ番号フィールドを再ロードする。

セグメントレジスタ内の特殊ビットによって示されるよ
うに、これが特殊セグメントである場合は、ＴＩＤおよ
びロックビットも再ロードされる。ＴＩＤおよびロック
ビットは、選択されたＩＰＴエントリの第３ワードをア
クセスすることによって再ロードされる。

記憶装置アクセス制御 本アドレス変換機構は２つのアクセス制御機構を提供す
る。第１の機構は非特殊セグメント用で、実記憶の各ペ
ージに対する読取り／書込み保護を与える。第２の機構
は特殊セグメント専用で、持続データタイプを支援する
のに用いられる。これらのアクセス制御機構は変換きれ
たアクセスにだけ適用する。もしいずれかの機構によっ
て違反が検知きれれば、記憶装置アクセスは終了して、
後で説明するように例外が報告される。

記憶装置保護処理 記憶装置保護処理は非特殊セグメントだけに適用する。

ＴＬＢによってひとたび仮想アドレスと実アドレスとの
対応がとられると、適正なアクセス権限を保証するため
、要求されたアクセスが検証きれる。この機能によって
各ページはアクセスなし、読取り専用、または読取り／
書込みとしてマークきれる。

アクセス制御は、選択きれたセグメントレジスタ内の１
ビツトの保護キー、ＴＬＢエントリ内の２ビツトキー、
およびアクセスがロードオペレーションであるのか記憶
オペレーションであるのか、ということに関係している
。アクセスは表３に示すようにして制御すれる。

ＴＬＢ内のキー ００ １ ０ １ セグメントレジスタ 内の保護キー 表３ 保護キー処理 アクセス ロード 許可 禁止 許可 許可 許可 許可 許可 許可 記憶 許可 禁止 許可 禁止 許可 許可 禁止 禁止 もしアクセスが許可されなければ、変換は終了して保護
例外がＣＰＵに報告される。

ロックビット処理 ロックビット処理は、選択されたセグメントレジスタ内
の特殊ビットによって示される特殊セグメントだけに適
用される。特殊セグメントは持続データを支援するのに
用いられる。ロックビット処理によって、オペレーティ
ングシステムは持続変数の変更を自動的に監視すること
、変更をジャーナルに記録すること、陰のページを生成
すること、および、データベースの一貫性確保のための
他の処理を実行すること、が可能である。ロックビット
は、また保護の単位を記憶装置保護機能によるページサ
イズ（２にバイトまたは４にバイト）から、１２８バイ
トまたは２５６バイトのラインまで、細かくする。２に
ページの場合は１２８バイトの保護単位が実現され、４
にページの場合は２５６バイトの保護単位が実現きれる
。２にページの場合は有効アドレスのビット［２１：２
４］によって個々のラインのロックピットが選択され、
４にページの場合は有効アドレスのビット［２０：２３
］によって個々のラインのロックピットが選択される。

アクセス制御は、選択されたＴＬＢエントリ内の１ビツ
トの書込みキー、選択されたラインのロックビット値、
ＴｒＤ比較、およびそのアクセスがロードオペレーショ
ンであるのか記憶オペレーションであるのか、というこ
とに関係している。

アクセスは表４に示すようにして制御される。

爾 目 鍔 旨 巽 七 円 出 シ 蜆　へ ロックビット違反の報告にはデータ記憶例外が使用され
る。この違反は必ずしもエラーを表わすものではなく、
単に、新たに変更きれたラインがオペレーティングシス
テムによって処理されるべきである、という事を表わす
ものでよい。

参照および変更ビットは実記憶の各ページごとに備えら
れる。これらのビットは本アドレス変換機構の外部のア
レイの中にあって、記憶装置アクセスの度に要求に応じ
て更新される。参照ビットは、読取りまたは書込みのた
めに対応する実ページがアクセスされると、１にセット
される。変更ビットば、対応するペー　ジが書き込まれ
ると、セットされる。

関連するＣＰＵからのＩ１０読取り命令（１０Ｒ）およ
びＩ１０書込み命令（ＩＯＷ）によって、参照および変
更ビットをアクセスすることができる。実記憶の各ペー
ジのための参照および変更ビットは、Ｉ１０ベースアド
レスレジスタにＸ’１０００”を加えたものによって指
定されるＩ１０アドレスの所から始まる。所与のページ
のための参照および変更ビットのＩ１０アドレスは次式
ニよって与えられる。

Ｉ１０アドレス＝工１０ベースアドレスレジスタによっ
て指定されたアドレ ス ＋Ｘ”　　１００１　　’ 十ページ番号 各Ｉ１０アドレスは実記憶の１ページに対する参照ビッ
トおよび変更ビットを含む。参照ビットおよび変更ビッ
トの形式を第８図に示す。

参照ビットおよび変更ビットへのアクセスによって転送
きれるデータ′は以下のように定義される。

ビットＯ：２９ ゼロ。

ビット３０ 参照ビット。対応する実ページが読 取りまたは書込みのためにアクセス されると、１にセットされる。

ビット３１ 変更ビット。対応する実ページが書 込みのためにアクセスされると、ｌ にセットされる。

参照ビットおよび変更ビットはハードウェアによって初
期設定されることはない。それらはシステムソフトウェ
アのＩＯＷ命令によって初期設定およびクリアが行われ
る。参照ビットおよび変更ビットは、それらをセットま
たはクリアするプログラムを実行することによってセッ
トすることができるので、参照ビットおよび変更ビット
をクリアまたはセットする書込みの後に読取りが続いて
も、必ずしも書き込まれたのと同じデータを読み取る必
要はない。

制御レジスタ 記憶装置の構成、ページテーブルアドレス、およびＩ１
０ベースアドレスを定めるために用いる制御レジスタが
幾つかある。これらのレジスタはＣＰＵからのＩ１０読
取り（ＩＯＲ）命令およびＩ１０書込み（ＩＯＷ）命令
によって初期設定（ロード）される。それらの構成およ
び形式を第９図ないし第１８図に示す。これらのレジス
タは監視プログラム状態になって初めてアクセス可能と
なる。

Ｉ１０ベースアドレスレジスタは、Ｉ１０アドレスのど
の６４にブロックが変換システムに割り当てられている
のかを指定する。Ｉ１０ベースアドレスは、Ｉ１０ベー
スアドレスレジスタに含まれる値に６５５３６　（Ｘ’
　１００００°）を乗じたものに等しい。Ｉ１０ベース
アドレスレジスタの形式を第９図に示す。

Ｉ１０ベースアドレスレジスタは以下のように定義され
る。

ビットＯ：２３ 予約されている。

ビット２４：３１ １１０ベースアドレス。この８ピツ トの値は、Ｉ１０アドレスのどの６ ４にバイトのブロックが変換システ ムに割り当てられているかを定義す る。すなわち、これら８ビツトは変 換システムによって認識された■／ ０アドレスの最上位の８ビツトであ る。

”ＲＡＭ指定レジしタ゛°は、ＲＡＭサイズと、ＲＡＭ
開始アドレスと、リフレッシュレートと、パリティチエ
ツクまたはエラー訂正符号（ＦＣＣ）が使用されている
か否かとを規定する。ＦＣＣおよびパリティチエツク手
法は本発明の一部を形成せず、またその内容も周知であ
るから、これ以上説明しない。ＲＡＭ指定レジスタの形
式は第１０図に示す。

ＲＡＭ指定レジスタは以下のように定義される。

ビット０：１０ 予約されている。

ビット１０：１８ リフレッシュレート。この９ビツトの 数量がリフレッシュサイクルレートを 決定する。リフレッシュサイクルレー トはビット［１０：１８］に含まれる 値にＣＰＵクロックの周波数を乗じた ものに等しい。ゼロのリフレッシュレートット２０　：
　２７ ＲＡＭ開始アドレス。この８ビツトフ イールドが変換および非変換アクセス のためのＲＡＭの開始アドレスを規定 する。変換されたアクセスの場合は、 変換されたアドレスがＲＡＭ開始アド レスおよびＲＡＭサイズで指定される 範囲内に入っていればＲＡＭが選択さ れる。変換されないアクセスの場合は、ＲＡＭサイズと
共にＲＡＭ開始アドレ スを用いて、アドレスがこの記憶制御 装置のために指定されたアドレス範囲 内に入っているかどうか判定する。Ｒ ＡＭの開始アドレスはＲＡＭサイズの ２進倍数として定義され、表５に示す ビットとＲＡＭサイズで指定される値 とを乗じることによって計算される。

トはリフレッシュを減勢する。リフレ ッシュレートの値は、所望のメモリリ フレッシュレートをＣＰＵクロックの 周波数で除すことによって計算するこ とができる。例えば、２ミリ秒ごとに １２８行のリフレッシュを要するダイ ナミックメモリを備えたシステムでは、行あたりのリフ
レッシュ間隔は１２８ ７２ミリ秒すなわち１５．６マイクロ 秒である。ＣＰＵクロックが２００ナ ノ秒の場合は、所望のリフレッシュレート値は１５．６
マイクロ秒／２００ナ ノ秒、スナワチ、７８（Ｘ’０４Ｅ’）である。これは
Ｘ　”　０４Ｅ　’をリフレッシュレートにロードする
ことを要求 する。

リフレッシュレートはＦＯＲシーケ ンスの一部としてＸ’０１Ａ”に初期 設定きれる。

−二 杓 Ｊノ 区 例えば、２５６にの記憶装置サイズが指定されれば、６
４個の２５６にバイト境界の１つがビット［２０：　２
５］によりＲＡＭ開始アドレスとして指定される。もし
ビット［２０：　２５］が０１１１０１ならば、ＲＡＭ
開始アドレスハＸ　’　ｏ。

７４００００　”である。１ＭバイトのＲＡＭサイズが
指定されれば、１６個の１Ｍバイト境界の１つがビット
［２０：　２３］によりＲＡＭ！始アドレアドレス指定
される。もしビット［２０：　２３］が１００１ならば
、ＲＡＭ開始アドレスはｘ’。

０９０００００’である。

ビット２８：３１ ＲＡＭサイズ。この４ビツトフイール ドは本変換システムに接続されたＲＡ Ｍのサイズを規定する。ＲＡＭサイズ は以下の表６に示すように６４にバイ トから１６Ｍバイトまでの間で選択で きる。

ＲＯＳ指定レジスタ ＲＯＳ指定レジスタは、ＲＯ３開始アドレス、ＲＯＳサ
イズ、およびＲＯＳによってパリティが与えられている
かどうか、ということを規定する。

ＲＯＳは変換モードおよび非変換モードのいずれにおい
てもアクセス可能である。ＲＯＳ指定レジスタの形式を
第１１図に示す。

ＲＯ３指定レジスタは以下のように定義される。

ビットＯ：１９ 予約されている。

ビット２０　：　２７ ＲＯＳ開始アドレス。この８ビツトフ イールドは、変換されたアクセス及び 変換されないアクセスの両方の場合に おけるＲＯＳの開始アドレスを規定す る。変換されたアクセスの場合は、変 換されたアドレスがＲＯ５開始アドレ スおよびＲＯＳサイズで指定される範 囲内に入っていればＲＯＳが選択され る。変換きれないアクセスの場合は、 表 ビット２８＝３１ ＲＡＭサイズ ｏｏｏ。

ＲＡＭなし ００１ ないし Ｏ１１１ ６４に ０００ ００１ ０１０ ０１１ １００ １０１ １１０ １１１１ １２８に ２５６に １２Ｋ Ｍ Ｍ Ｍ Ｍ ６Ｍ ＲＯＳサイズと共にＲＯ３開始アドレ スを用いて、アドレスがこの記憶制御 装置の為に指定されたアドレス範囲内 に入っているかどうかを判定する。Ｒ ＯＳの開始アドレスはＲＯＳサイズの ２進倍数として定義され、表７に示す ビットとＲＯＳサイズで指定きれる値 とを乗じる事によって計算される。

杓　杓 ｕ！Ｊ！ 例えば、６４にのＲＯＳサイズが指定されれば、２５６
個の６４にバイト境界の１つがビット［２０：　２７］
によりＲＯ３開始アドレスとして指定される。もしビッ
ト［２０：　２７］が１１００１０ならば、ＲＯＳ開始
アドレスＬｔＸ’０ＯＣ８００００°である。

ビット２８：３１ ＲＯＳサイズ。この４ビツトフイール ドは変換システムに接続きれたＲＯ３ のサイズを規定する。ＲＯＳサイズは 以下の表８に示すように６４にバイト から６４Ｍバイトまでの間で選択でき る。ＲＯ３が使用されない場合は、ビ ット［２８：３１］はゼロにセットさ れる。

区　区 表 ビット２８：３１ ｏｏｏ。

００１ ないし １１１ ０００ ００１ ０１０ ０１１ １００ １０１ １１０ １１１１ ＲＯＳサイズ ＲＯ８なし ６４に １２８に ２５６に １２Ｋ Ｍ Ｍ Ｍ Ｍ ６Ｍ 変換制御レジスタ 変換Ｉｇ卿レジスタ（ＴＣＲ）は、ハードウェアによる
ＴＬＢの再ロードが成功した時に割込みが発生されるか
どうか、参照および変更アレイにパリティが使用されて
いるかどうか、各ページのサイズ（２にバイトまたは４
にバイト）、および主記憶ページテーブル（ＨＡＴとＩ
ＰＴを組み合せたもの）の開始アドレス、を指定する。

変換制御レジスタの形式を第１２図に示す。

変換制御レジスタは以下のように定義きれる。

ビットＯ：２０ 予約きれている。

ビット２１ ＴＬＢ再ロード成功時の割込み許可。

このビットを用いてハードウェアによ るＴＬＢの再ロードが成功したという ことが報告きれる。１にセットされて いれば、ハードウェアによるＴＬＢの 再ロードが成功したことによって、例 外回答が生成きれＳＥＲのＴＬＢ再ロードピット　（ビ
ット２２）が１にセットされる。このビットがゼロにセ
ットさ れていれば、ハードウェアによるＴＬ Ｂエントリの再ロードの成功は報告さ れない。ソフトウェアによるＴＬＢの 性能評価にこの機能を用いることかで ざる。

ビット２２ 参照および変更アレイのパリティ。こ のビットを用いて、外部の参照および 変更アレイにパリティが使用されるか どうかを示す。このビットが１にセッ トされれば、参照および変更アレイに パリティを使用する。もしこのビット がゼロにセットされれば、参照および 変更アレイにはパリティを使用しない。

ビット２３ ページサイズ。２にバイトページには 値Ｏを用い、４にバイトページには値 １を用いる。

ビット２４：３１ ＨＡＴ／ＩＰＴベースアドレス。この ８ビツトフイールドを用いて、主記憶 装置にあるＨＡＴ／Ｉ　ＰＴエントリの開始アドレスを
指定する。実記憶のサ イズおよびページサイズで決まる定数 を、このフィールドに含まれる値に乗 じることにより、ＨＡＴ／ＩＰＴエン トリの開始アドレスが決定きれる。２ にバイトのページサイズの場合は、ビ ット［２４：３１］によってベースア ドレスが指定きれ、４にバイトのペー ジサイズの場合は、ビット［２５：３ １］によってベースアドレスが指定さ れる。記憶装置サイズおよびページサ イズの各々に対する定数は表１に列受 されている。

記憶装置例外レジスタ（Ｓ　Ｅ　Ｒ）は、記憶装置アク
セスで生じた変換プロセスにおけるエラーおよびシステ
ムエラーを報告するのに用いられる。

変換システムによって検知される各々のエラー状態ごと
に別のビットが割り当てられる。エラーが複数生じた場
合は、適切なビットをセットすることによって各々のエ
ラーが報告きれる。前のエラーによってセットされたビ
ットは後続のエラーによってはリセットされない。

ＳＥＲはＦＯＲシーケンスによってゼロに初期設定され
る。ひとたび例外が報告されれば、例外が処理きれた後
でシステムソフトウェアがＳＥＲをクリアする。記憶装
置例外レジスタの形式は第１３図に示す。

記憶装置例外レジスダは以下のように定義される。

ビットＯ：２１ 予約されている。

ビット２２ ＴＬＢ再ロード成功。このビットは、 ＴＬＢ再ロード成功による割込みが許 可されているときに再ロードが成功す ると、ｌにセットきれる。

ビット２３ 参照および変更アレイのパリティエ ラー。参照および変更アレイでパリテ ィエラーが検知された場合にこのビッ トは１にセットされる。

ビット２４ ＲＯ３書込み試行。ＲＯＳアドレス空 間に含まれるアドレスへの書込みが試 行された場合にこのビットは１にセッ トきれる。

ビット２５ ＩＰＴ指定エラー。ＩＰＴ探索連鎖で 無限ループが検知された場合にこのビ ットは１にセットきれる。無限ループ は例えば、システムソフトウェアのエ ラーのためにＩＰＴポインタの値が誤 って指定され、その結果ＩＰＴポイン タが現ＩＰＴ探索連鎖における前のエ ントリを指示したような場合に生じる。

ビット２６ 外部装置例外。ＲＯＭＰ以外のＲ３Ｃ 上の装置によって例外が生じた場合に このビットは１にセットされる。

ビット２７ 多重例外。記憶装置例外レジスタ内で 例外標識がクリアされる前に２以上の 例外（ＩＰＴ指定エラー、ページ不 在、指定、保護、またはデータ）が発 生した場合にこのビットは１にセット きれる。

このビットは、通常、システムソフ トウェアが例外を処理できなかったこ とを示す。しかしながら、多重ロード （ＬＭ）命令または多重記憶（ＳＴＭ）命令によって例
外が生じた場合でもこ のビットをセットできる。ということ はＬＭ命令または３７Ｍ命令は、例外 によってその命令が中止されるよりも 前に、七の命令によって指定きれる全 てのレジスタの記憶またはロードを試 行するからである。

ビット２８ ページ不在。どのＴＬＢエントリおよ び主記憶ページテーブルエントリも仮 想アドレスに対する変換を含んでいな いために変換が終了した場合に、この ビットは１にセットされる。

ビット２９ 指定。同じ仮想アドレスに対して２つ のＴＬＢエントリが見つかったという 理由で変換−が終了した場合に、このビットは１にセッ
トきれる。

ビット３０ 保護。非特殊セグメントのための記憶 装置保護処理で記憶装置アクセスが禁 止されていることがわかったために変 換が終了した場合に、このビットは１ にセットされる。

ビット３１ データ。特殊セグメントのためのトラ ンザクションＩＤ／ロックビット処理 で、記憶装置アクセスが禁止されてい ることがわかったために変換が終了し た場合に、このビットは１にセットさ れる。

記憶装置例外アドレスレジスタ（ＳＥＡＲ）は、ＣＰＵ
からのデータロードおよび記憶要求に対して、記憶装置
例外レジスタ（ＳＥＲ）により報告された例外を起こし
た有効記憶装置アドレスを含む。例外がＲＯＭＰ命令取
出しまたは外部装置によって生じた場合は、５ＥＡＲは
ロードされない。

記憶装置例外アドレスレジスタの形式は第１４図に示す
。

記憶装置例外アドレスレジスタは以下のように定義され
る。

ビットＯ：３１ 記憶装置例外アドレス。ＳＥＲによっ て報告された例外を生じた３２ビツト の有効記憶装置アドレス。多重エラー の場合（ＳＥＲのビット２７が１にセ ットされる）　、５ＥＡＲに含まれるアドレスは、最も
古い例外のアドレスで ある。

被変換実アドレスレジスタ（ＴＲＡＲ）は実アドレス計
算オペレーションによって決定された実記憶アドレスを
含む。実アドレス計算機能は、仮想アドレスが現時点で
実記憶に写像きれているかどうかを判定して仮想アドレ
スが写像されている場合には対応する実アドレスを決定
する。実アドレス計算機能は後で説明する。被変換実ア
ドレスレジスタの形式を第１５図に示す。

実アドレス変換レジスタは以下のように定義される。

ビットＯ 無効ビット。このビットは変換に失敗 した場合は１にセットきれ、変換に成 功した場合は０にセットきれる。

ビット１ニア ゼロ。この７ビツトフイールドは常に ゼロである。

ビット８：３１ 実記憶アドレス。この２４ビツトフイールドは実記憶ア
ドレスを含む。この実 記憶アドレスは変換が成功した場合に 所与の仮想アドレスへ写像されたもの である。変換に失敗した場合はこのフ ィールドはゼロにセットされる。

トランザクション識別レジスタ（ＴＩＤ）は現時点で特
殊セグメントの゛°所有者°°として定義きれているタ
スクの８ビツトの識別子を含む。選択されたセグメント
レジスタ内の特殊ビットによって成るセグメントが特殊
セグメントとして定義されると、６．２節に示すような
ロックビット処理を記憶装置アクセスに適用する。ロッ
クビット処理はＴＩＤに含まれる値を用い、それとＴＬ
Ｂ内のＴＩＤエントリとを比較して、記憶装置アクセス
が許されるかどうかを判定する。トランザクション識別
レジスタの形式を第１６ｒｇＪに示す。

トランザクション識別レジスタは以下のように定義され
る。

ビットＯ：２３ 予約されている。

ビット２４：３１ トランザクション識別子。この８ビツ トの値は特殊セグメントの所有者を指 定する。

１６個のセグメントレジスタは、セグメント識別子、特
殊ビット、およびキービットを含む。１２ビツトのセグ
メント識別子は４０９６個の２５６Ｍバイト仮想記憶セ
グメントのうちの１つを指定する。特殊ビットは、それ
が特殊セグメントであってロックビット処理が適用され
るということを示す。キーピットは、所与のセグメント
内の記憶装置アクセスに関して現在実行中のタスクに関
連するアクセス権限のレベルを示す。各セグメントレジ
スタの形式を第１７図に示す。

各セグメントレジスタの内容は以下のように定義される
。

ビット０：１７ 予約きれている。

ビット１８：２９ セグメント識別子。この１２ビツトの 値は、４０９６個の２５６Ｍバイト仮 想記憶セグメントのうちの１つを指定 する。

ビット３０ 特殊ビット。特殊セグメントの場合、 このビットは１にセットきれ、非特殊 セグメント′の場合、このビットはゼロにセットされる
。

ビット３１ キーピット。このビットは、所与のセ グメント内でのアクセスについて現在 実行中のタスクのアクセス権限のレベ ルを決定する。記憶装置アクセス制御 のためにこのビットを使用することは ６．２節に示す。

開示された実施例においては、２つのＴＬＢの各々が１
６個のエントリを有する。これらのエントリは仮想アド
レスから実アドレスへの変換に必要な変換情報や制御情
報を提供する。さらに、各ＴＬＢエントリは記憶装置ア
クセス制御に使用される付加的な情報も含む。ＴＬＢの
内容はハードウェアによって主記憶ページテーブルから
自動的の更新きれるので、ＴＬＢエントリ書込みの後に
読取りが続く場合、必ずしも書き込まれたのと同じデー
タを読み取る必要はない。さらに、ＴＬＢエントリの変
更によって実アドレスと仮想アドレスとの対応がなくな
るであろうから、ＴＬＢエントリの変更は予測不能な結
果を引き起こす場合もある。ＴＬＢの内容のアクセスは
、診断の目的にだけ行われ、非変換モードにおいてのみ
なされるべきである。他の全ての変換アクセスを禁止し
て非変換モードでＴＬＢエントリへ書き込むと、その後
に読取りが続き、書き込まれたのと同じデータを読み取
ることになるであろう。

各ＴＬＢエントリは、論理的には６６ビット（予約ビッ
トを除く）の変数であって、２５ビツトのアドレスタグ
、１３ビツトの実ページ番号、有効ビット、２ビツトキ
ー、書込みビット、８ビツトのトランザクションＩＤ、
および１６個のロックビットから成っている。各ＴＬＢ
エントリは個々にアドレス指定できる３つのフィールド
に分けられる。ＴＬＢフィールドの各々の形式を以下に
説明する。

”　Ｔ　Ｌ　Ｂアドレスタグ°゛フィールドは、２にペ
ージの場合、セグメント識別子１１ページインデツクス
の上位２５ビツトを含み、４にページの場合、その上位
２４ビツトを含む。各ＴＬＢエントリのアドレスタグフ
ィールドの形式を第１８．１図に示す。

各ＴＬＢアドレスタグフィールドの内容は以下のように
定義される。

ビットｏ：２ 予約されている。

ビット３：２７ アドレスタグ。このフィールドは、２ にページの場合、セグメント識別子１ １仮想ページインデツクスの上位２５ ビツトを含み、４にページの場合、そ の上位２４ビツトを含む。４にページ の場合、アドレスタグはビット［３： ２６］に含まれる。

ビット２８：３１ 予約されている。

”’ＴＬＢ実ページ番号、有効ビット（Ｖ）、およびキ
ービット（キー）”°フィールドは、ＴＬＢエントリの
アドレスタグフィールドに含まれる仮想アドレスに割り
当てられている実ページ番号を含む。このフィールドは
、さらに、所与のＴＬＢエントリが有効情報を含むこと
を示す有効ビット、および所与のページに必要なアクセ
ス権限のためのキーピットを含む。各ＴＬＢエントリの
ためのこのフィールドの形式を第１８．２図に示す。

実ページ番号、有効、およびキービットフィールドの内
容は以下のように定義きれる。

ビットＯ：１５ 予約されている。

ビット１６：２８ 実ページ番号。この１３ビツトフイー ルドは８１９２個の実ページのうちの １つを指定する。８１９２個よりも少 ないページを使用する場合は、それら のページをアドレス指定するのに必要 な下位ビットだけが使用きれる。

ビット２９ 有効ビット。選択されたＴＬＢエント リが有効情報を含む場合はこのビット は１である。ＴＬＢエントリが無効情 報を含む場合はこのビットは０である。

ビット３０：３１ キーピット。この２ビツトフイールド は各ページに対するアクセス権限を定 義する。キーピットの使用に関しては ６．１節に示す。

”　Ｔ　Ｌ　Ｂ書込みビット、トランザクションＩＤ。

およびロックピッド°フィールドは、当該ＴＬＢエント
リが特殊セグメントに対するものである場合に、書込み
ビット、トランザクションＩＤ、およびＴＬＢエントリ
のアドレスタグフィールドに含まれている仮想アドレス
に割当てられたロックビットを含む。各ＴＬＢエントリ
のためのこのフィールドの形式を第１８．３図に示す。

ＴＬＢ書込みビット、トランザクションＩＤ。

およびロックビットフィールドの各々の内容は以下のよ
うに定義される。

ビットｏ：６ 予約きれている。

ビット７ 書込みビット。このビットは、特殊セ グメントの場合に各ページに関連する アクセス権限を定義する。ロックビッ ト処理におけるこのビットの使用につ いては６．２節に示す。

ビット８：１４ トランザクション識別子。この８ビツ トフィールドは特殊セグメント内にあ る選択されたページを現に所有するタ スクを定義する。ロックビット処理に おけるこれらのビットの使用について は前に説明した。

ビット１５：３１ ０ツクビツト。この１６ビツトフイー ルドは、特殊セグメントの場合に２Ｋ または４にのページ内の各゛ライン゛ に対するアクセス権限を定義する。１ ラインは２にページの場合は１２８バ イト、４にページの場合は２５６バイ トである。ロックビット処理における これらのビットの使用については６゜ ２節で説明する。

本変換機構は、頻繁に要求される変換機能をハードウェ
アで支援する。このハードウェアにより、ＴＬＢエント
リを選択的に無効化すること、および、ＩＢＭシステム
／３７０ファミリのコンピュータにおけるものと同様な
”°実アドレスロード“機能を遂行することができる。

仮想−実アドレス写像を変更する場合は、システムソフ
トウェアによって、ＴＬＢの内容と主記憶装置にあるペ
ージテーブルの内容と、を同期化することが必要である
。ＴＬＢおよびページフレームテーブルのエントリを両
方とも除去（無効化）して、用済の写像情報が後続の変
換で使用されないようにしなければならない。

本システムは主記憶装置にあるページテーブルの内容と
ＴＬＢエントリとの同期化を支援する機能を３つ提供す
る。ＴＬＢの全内容、または選択されたＴＬＢエントリ
のみを無効化するのにこれらの機能を使用することがで
きる。システムによって認識されるＩ１０アドレスの６
４にバイトブロック内の特定Ｉ１０アドレスへのＩ１０
書込み命令（ＩＯＷ）によって、これらの機能が呼び出
される。これらの機能の各々に対するアドレス割当ては
、必要に応じてシステムに与えられる。

パ全ＴＬＢ無効化°°機能によってＴＬＢエントリが全
て無効化される。この機能は、後続の変換に備えて、主
記憶装置にあるページテーブルでＴＬＢの内容を強制的
に更新する。

この機能に関連するアドレスへのＩ１０書込みが、ＴＬ
Ｂエントリを全て無効化する。Ｉ１０書込み命令で転送
されるデータは使用されない。

°゛指定セグメント内のＴＬＢエントリ無効無効化機能
によって、指定セグメント識別子を持ったＴＬＢエント
リが全て無効化される。このセグメント識別子を用いる
後続の変換でＴＬＢの内容が主記憶装置にあるページテ
ーブルから更新される。

この機能に関連するアドレスへのＩ１０書込みが、指定
セグメント識別子を持ったＴＬＢエントリを無効化する
。Ｉ１０書込み命令で転送されるデータのビット［０：
　３］がセグメント識別子を選択するのに用いられる。

このセグメント識別子を含むＴＬＢエントリは全て無効
化される。無効化されたセグメント内の有効アドレスを
伴う後続の変換によって、ＴＬＢの内容は主記憶装置に
あるページテーブルから更新きれる。

°°指定有効アドレスに対するＴＬＢエントリの無効化
°°種機能よって、指定有効アドレスを備えたＴＬＢエ
ントリが無効化される。

指定有効アドレスを含むページ内の有効アドレスを伴う
後続の変換によって、ＴＬＢの内容は主記憶装置にある
ページテーブルから更新される。

この機能に関連するアドレスへのＩ１０！込みが、指定
有効アドレスを備えたＴＬＢエントリを無効化する。Ｉ
１０書込み命令で転送されるデータのビット［０：３１
］が有効アドレスとして使用される。本アドレス変換機
構に含まれるセグメントレジスタの内容を用いて通常の
変換プロセスが適用される。

゛°実アドレス計算°′機能はシステムソフトウェアに
よって使用され、所与の仮想アドレスが現時点で実記憶
に写像されているかどうか、および、もし写像されてい
ればどの実アドレスがその仮想アドレスに割り当てられ
ているのかを決定する。

仮想アドレスが写像されない場合に、それを使用すれば
ページ不在を生じる；この情報は、割込みを禁止した状
態で走行するシステムのルーチンには、重要である。Ｉ
１０オペレーションのほとんどが実アドレスを使用して
遂行されるので、仮想アドレスから実アドレスへの変換
結果はシステムＩ１０ルーチンによって要求される。

実アドレス計算機能は、これに関連するアドレスへのＩ
　１０ｉｌ込みによって呼び出される◇Ｉ１０書込み命
令で転送されるデータのビット［Ｏ：３１］が有効アド
レスとして使用される。この有効アドレスは、通常の変
換プロセスのために使用されるが、変換結果は、被変換
アドレスレジスタ（第１５図）（ＴＲＡＲ）にロードさ
れ、記憶装置のアクセスには使用されない。ＴＲＡＲは
変換が成功したかどうかを示すビットを含み、変換に成
功していれば対応する実記憶アドレスも含む。

通常の記憶装置保護処理およびロックビット処理は変換
成功により遂行される。実アドレス計算機能の結果はＴ
ＲＡＲのＩ１０読取りによって獲得きれる。

Ｉ１０アドレスの６４にバイトブロックが変換システム
に割り当てられている。６４にバイトのブロックはＩ１
０ベースアドレスレジスタで指定されるＩ１０アドレス
の所から始まる。Ｉ１０ベースアドレスは、６４に境界
上にあるように定義される。表９に列挙するＩ１０アド
レスの割当ては指定された６４にバイトブロック内の変
位である。

絶対Ｉ１０アドレスはＩ１０ベースアドレスとこの変位
とを加えたものに等しい。

変位 ｏｏｏ。

ないし ００Ｆ ０１０ ０１１ ０１２ ０１３ ０１４ ０１５ ０１６ 表　　　９ 割当て セグメントレジスタＯないし１５ Ｉ１０ベースアドレスレジスタ 記憶装置例外レジスタ 記憶装置例外アドレスレジスタ 被変換実アドレスレジスタ トランザクションＩＤレジスタ トランザクション制御レジスタ ＲＡＭ指定レジスタ ０１７ ０１８ ０１９ ないし ０１Ｆ ０２０ ないし ０２Ｆ ＲＯ３指定レジスタ ＲＡＳモード診断レジスタ 予約 ＴＬＢＯのエントリ０ないし１５ のためのＴＬＢＯアドレスタグフ イールド ０３０ ないし ０３Ｆ ＴＬＢＯのエントリＯないし１５ のためのＴＬＢＩアドレスタグフ イールド ０４０ ないし ０４Ｆ ＴＬＢＯのエントリ０ないし１５ のためのＴＬＢＯ実ページ番号、 有効ビット、およびキービット ０５０ ないし ０５Ｆ ０６０ ないし ０６Ｆ ０７０ ないし ０７Ｆ ０８０ ０８１ ＴＬＢＯのエントリＯないし１５ のためのＴＬＢＩ実ページ番号、 有効ビット、およびキーピット ＴＬＢＯのエントリ０ないし１５ のためのＴＬＢＯ書込みビット、 トランザクションＩＤ、およびロ ツクビット ＴＬＢＯのエントリ０ないし１５ のためのＴＬＢＩ書込みビット、 トランザクションＩＤ、およびロ ツクビット 全ＴＬＢ無効化 指定セグメント内のＴＬＢエント リ無効化 ００８２ ００８３ ０８４ ないし ＦＦＦ 　０００ ないし ＦＦＦ ０００ ないし 指定有効アドレスに対するＴＬＢ エントリ無効化 実アドレスロード 予約 ベージＯないし８１９１のための 参照および変更ビット ＦＦＦＦ　　　　予約 むすび 発明の好ましい実施例に関する以上の説明から、両方の
ＴＬＢとページフレームテーブルとにロックビットを用
意しかつ通常のセグメント化方式を利用する本発明の意
図および範囲から逸脱することなく、システムのハード
ウェアおよびソフトウェアの形式および詳細において様
々な変更が容易にできることは当業者には明白であろう
。明らかに、こうした変更は、記憶装置サイズ、レジス
タのサイズおよび制御フィールドの定義、アドレスサイ
ズ、ページフレームテーブルのアクセス方法および構成
、ならびにハツシュアドレス方法における変更を含むが
、それらに限定されるものではない。

Ｅ１発明の詳細 な説明したように、本発明によれば、各セグメントレジ
スタに設けられた特殊ビットと変換索引緩衝機構及びペ
ージフレームテーブルに設けられた各ラインについての
ロックビットとの協働的作用によってよりきめ細かな記
憶保護が可能となる。これは、特に、システム内のジャ
ーナリング制御に有用である。

【図面の簡単な説明】

第１図は本発明のアドレス変換およびアクセス′Ｍ御シ
ステムの主要部の機能ブロック図である。 第２図は本アドレス変換機構において使用されるセグメ
ントレジスタの形式を表わす図である。 第３図は有効アドレスから仮想アドレスへの変換を示す
機能ブロック図とデータ流れ図の組合せである。 第４図は有効アドレスから実アドレスへのアドレス変換
機構の全体を示すブロック図とデータ流れ図との組合せ
である。 第５図は本発明のアドレス変換機構全体で使用される変
換索引緩衝機構の構成とその内容を示す図である。 第６図は組合されたハツシュアンカーテーブル／逆ペー
ジテーブルを概念的に示す図と、所与の仮想アドレスに
対してＴＬＢエントリが見い出だされない場合のこうし
たテーブルの動作を示すデータ流れ図である。 第７図は記憶装置内に記憶された実際のハツシュアンカ
ーテーブル／逆ページテーブルの構成および内容を図式
的に示す図である。 第８図は各Ｉ１０アドレスと共に利用される参照および
変更ビットの形式を示す。 第９図はＩ１０ベースアドレスレジスタの構成を示す図
である。 第１０図はＲＡＭ指定レジスタの形式を示す図である。 第１１図はＲＯ３指定レジスタの形式を示す図である。 第１２図は変換制御レジスタの形式を示す図である。 第１３図は記憶例外レジスタの形式を示す図である。 第１４図は記憶例外アドレスレジスタの形式を示す図で
ある。 第１５図は被変換実アドレスレジスタの形式を示す図で
ある。 第１６図はトランザクション識別レジスタの形式を示す
図である。 第１７図は１６個のセグメントレジスタのうちの１つの
内容を示す図である。 第１８．１図、第１８．２図、および第１８゜３図は変
換索引緩衝機構の各々において各ページ参照のために利
用される３つのフィールドの形式を図式的に示す。ここ
に開示する実施例においては２つの独立した変換索引緩
衝機構か存在すること、該緩衝機構の各々において一時
に記憶きれる実ページ参照が１６個存在すること、に留
意されたい。

Claims (1)

1. 【特許請求の範囲】 中央処理装置によつて供給された仮想アドレスを変換索
   引緩衝機構及びページフレームテーブルを用いて実アド
   レスに変換するような階層記憶システムにおいて、 上記仮想アドレスのうちのセグメント識別フィールドよ
   りもビット数の多いセグメント識別子及び該セグメント
   識別子に関連する特殊ビットを記憶するセグメントレジ
   スタを複数個設け、さらに上記変換索引緩衝機構及び上
   記ページフレームテーブルの双方にページを構成する各
   ラインについてロックビットを設け、上記中央処理装置
   によつて供給された仮想アドレスのうちのセグメント識
   別フィールドによつて上記複数個のセグメント・レジス
   タをアクセスし、アドレス指定されたセグメントレジス
   タに記憶されているセグメント識別子と上記仮想アドレ
   スのページオフセットフィールド及びバイトオフセット
   フィールドとを連結して上記仮想アドレスよりもビット
   数の多い第２の仮想アドレスを生成し、該第２の仮想ア
   ドレスを実アドレスに変換すると共に上記特殊ビットが
   所定の値に設定されている場合には上記ロックビットに
   応じてラインごとのロックを行うようにしたことを特徴
   とするアドレス変換方法。