JPH03267817A - 論理回路及び半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は論理回路及び半導体集積回路装置に関シ、例
エバ、ＮＴＬ　（ノン・スレンタールド・ロジック：　
Ｎｏｎ　　Ｔｈｒｅｓｈｏｌｄ　　Ｌｏｇｉｃ）回路及
びＳＰＬ　（スーパー・ブンシューブル・ロジック：Ｓ
　ｕｐｅｒ　　Ｐ　ｕｓｈ−ｐｕｔ　Ｉ　　Ｌ　ｏｇｉ
ｃ＞回路ならびにＥＣＬ（エミ７り・力７プルド・ロジ
ック：　ＥｍｉｔｔｅｒＣｏｕｐｌｅｄ　　Ｌ、ｏｇｉ
ｃ）回路さらにはこれらの論理回路を基本構成とする高
速論理集積回路装置等に利用して特に有効な技術に関す
るものである。

〔従来の技術〕

比較的小振幅のディジタル入力信号を受け、高速論理動
作を行うノン・スレッシュホールド・口ジフク回路（以
下、ＮＴＬ回路という）がある。

また、これらのＮＴＬ回路を基本構成とする高速論理集
積回路装置があり、このような高速論理集積回路装置に
よって構成される高速コンピュータがある。

ＮＴＬ回路は、第２１図に例示されるように、入力信号
■Ｉを受けるバイポーラトランジスタ（以下、単にトラ
ンジスタと略称する）Ｔｌとそのコレクタ抵抗Ｒ１及び
エミッタ抵抗Ｒ２とからなる位相分割回路を備え、さら
に上記位相分割回路の反転出力信号すなわちトランジス
タＴｌのコレクタ電圧Ｖｃを回路の出力信号ｖＯとして
伝達する出力エミッタフォロア回路を備える。このＮＴ
Ｌ回路において、入力信号Ｖｌ及び出力信号ＶＯは、例
えば０．６■のような比較的小さな信号振幅とされる。

その結果、入力及び出力信号のレベル変化にともなう各
ノードの浮遊容量あるいは負荷容量のチャージ及びディ
スチャージに要する時間が短縮され、相応じて論理回路
としての動作の高速化が図られる。

ところで、上記ＮＴＬ回路において、入力信号Ｖｌがロ
ウレベルに変化され出力信号ＶＯがハイレベルに変化さ
れるとき、出力端子に結合される出力負荷容量ＣＬは、
出力トランジスタＴ２を介して能動的にチャージされる
。したがって、出力信号ｖＯのハイレベル変化は高速化
され、これによって論理回路の入力信号ＶｌＯロウレベ
ル変化に対する伝達遅延時間が短縮される。ところが、
入力信号ＶＩがハイレベルに変化され出力信号ＶＯがロ
ウレベルに変化される場合、出力負荷容量Ｃｔ、は、出
力トランジスタＴ２のエミッタ抵抗Ｒ４を介して受動的
にディスチャージされる。このため、出力信号■０のロ
ウレベル変化は、出力負荷容量ＣＬの静電容量と抵抗Ｒ
４の抵抗値とによって決まる時定数に従って遅くされ、
これによって論理回路の入力信号ＶＩのハイレベル変化
に対する伝達遅延時間が長くされる。

これに対処するため、本願発明者等は、この発明に先立
って、上記ＮＴＬ回路の抵抗Ｒ４をアクティブプルダウ
ン回路に置き換えたいわゆるスーパー・ブフシェープル
・ロジック回路（以下、ＳＰＬ回路という）を開発し、
その特許出願を済ませた。

ＳＰＬ回路は、第２２図に例示されるように、出力トラ
ンジスタＴ５のエミッタ負荷として設けられたトランジ
スタＴ６を中心とするアクティブプルダウン回路を備え
る。上記トランジスタＴ６には、トランジスタＴ４及び
抵抗Ｒ７からなるバイアス回路により、それがオン状態
とされる直前のバイアス電圧が与えられる。また、トラ
ンジスタＴ６のベースには、キャパシタＣ２及び抵抗Ｒ
７からなる微分回路を介して、位相分割回路の非反転出
力信号の微分信号が伝達される。これにより、トランジ
スタＴ６は、入力信号Ｖｌがハイレベルに変化される当
初において一時的にオン状態とされ、このトランジスタ
Ｔ６を介して、出力負荷容量ＣＬが能動的にディスチャ
ージされる。その結果、出力信号ＶＯのロウレベル変化
は高速化され、論理回路の入力信号Ｖｌのハイレベル変
化に対する伝達遅延時間が縮小される。また、出力トラ
ンジスタＴ５のエミッタ負荷となるトランジスタＴ６が
、通常オフ状態とされ、入力信号■Ｉがハイレベルに変
化される当初においてのみ一時的にオン状態とされるこ
とで、論理回路の消費電力が大幅に削減されるものとな
る。

ＮＴＬ回路については、例えば、特開昭６３１２４６１
５号公報に記載されている。また、ＳＰＬ回路について
は、例えば、特願平１−１９９４００号に記載されてい
る。

〔発明が解決しようとする課題〕

本願発明者等は、上記のようなＳＰＬ回路を用いた高速
論理集積回路装置を開発し、その高集積化及び低消費電
力化を推進する過程で、次のような問題点に直面した。

すなわち、上記ＳＰＬ回路では、位相分割回路を構成す
るトランジスタＴ３ならびにバイアス回路を構成するト
ランジスタＴ４を介して、通常的に動作電流が流される
。したがって、ＳＰＬ回路の消費電力をさらに削減する
ためには、抵抗Ｒ５及びＲ６ならびにＲ７の抵抗値を大
きくし、上記トランジスタを介して流される通常電流を
削減する必要がある。このうち、抵抗Ｒ７については、
その抵抗値を大きくしても論理回路の伝達遅延時間に与
える影響が少な（、また、抵抗Ｒ６については、例えば
スピードアンプキャパシタを付加することによってその
影響を抑制することができる。ところが、抵抗Ｒ５につ
いては、その抵抗値とトランジスタＴ３のコレクタに結
合される浮遊容量Ｃｃの静電容量値との積つまり時定数
が問題となり、特に第２４図に例示されるように、位相
分割回路の反転出力信号すなわちトランジスタＴ３のコ
レクタ電圧Ｖｃがハイレベルに変化され浮遊容ｆＣＣが
抵抗Ｒ５を介して受動的にディスチャージされる場合に
、コレクタ電圧Ｖｃの立ち上がりが遅くされ、これによ
って論理回路の入力信号Ｖｌのロウレベル変化に対する
伝達遅延時間が長くされる。

ここで、上記浮遊容量Ｃｃの静電容量値は、回路の高集
積化及び小型化が進んだとしても、１０ｐＦ（ピコフ１
ランド）程度となる。このため、例えば、ＳＰＬ回路の
１ゲートあたりの消費電力を０．１ｍＷ（ミリワンド）
とし、コレクタ抵抗Ｒ５の抵抗値を２０にΩ（キロオー
ム）とした場合、コレクタ電圧Ｖｃの立ち上がり時間ｔ
ｄは、約１４０ｐｓ（ピコ秒）にも達する。このことは
、高速論理集積回路装置により構成される高速コンビエ
ータ等のマシンサイクルを著しく＃ＩＪ限するとともに
、結果的に高速論理集積回路装置等の高集積化及び低消
費電力化を妨げる一因となる。

なお、上記のような問題点は、第２１図に示されるＮＴ
Ｌ回路や第２３図に示されるＥＣＬ回路においても同様
に発生し、これらの論理回路を基本構成とする高速論理
集積回路装置ならびにこのような高速論理集積回路装置
により構成される高速コンピュータ等においても、その
マシンサイクルを著しく制限し、その高集積化及び低消
費電力化を妨げる原因となる。

以上のことが、本願発明者等によって明らかとされた。

この発明の目的は、その高速動作を妨げることなくＮＴ
Ｌ回路及びＳＰＬ回路ならびにＥＣＬ回路等の低消費電
力化を図ることにある。

この発明の他の目的は、ＮＴＬ回路及びＳＰＬ回路なら
びにＥＣＬ回路等を基本構成とする高速論理集積回路装
置の高集積化及び低消費電力化を図り、このような高速
論理集ｌ１１回路装置により構成される高速コンピュー
タ等のマシンサイクルを高速化することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、入力トランジスタのコレクタ負荷として可変
インピーダンス手段を採用する。この可変インピーダン
ス手段のインピーダンスは、上記入力トランジスタが導
通状態とされるとき第１の値とされ、上記入力トランジ
スタが非導通状態ときされるとき上記第１の値より低い
第２の値とされるように制御される。

さらに詳細に説明すれば、上記可変インピーダンス手段
は、入力トランジスタに供給される入力信号によってそ
の動作が制御されるスイッチ手段と、レベル設定手段と
を含む。上記スイッチ手段は、例えば、その制御端子が
上記入力信号を受けるようにされたトランジスタを含む
。また、上記レベル設定手段は、例えば、抵抗素子及び
／又はダイオード素子を含む。

０作　用〕 上記手段によれば、上記入力トランジスタのコレクタノ
ードに結合された浮遊容量の充電（チャージ）は、上記
入力トランジスタの非導通状態に応答シて第１の値より
低いｖ１２の値のインピーダンスとされる可変インピー
ダンス手段によって高速に行われる。一方、上記浮遊容
量の放電（ディスチャージ）は、導通状態の上記入力ト
ランジスタによって高速に行われるとともに、上記コレ
クタノードの電位は、上記可変インピーダンス手段の第
２の値より高い第１の値のインピーダンスによフて上記
入力トランジスタが非飽和状態で動作できるように設定
される。したがって、上記入力トランジスタのコレクタ
ノードの充電及び放電は高速化される。

そのため、本発明を通用することによって、その高速動
作を妨げることなく、ＮＴＬ回路及びＳＰＬ回路ならび
にＥＣＬ回路等の低消費電力化を図ることができる。そ
の結果、これらの論理回路を基本構成とする高速論理集
積回路装置等の高集積化及び低消費電力化を推進できる
とともに、高速論理集積回路装置により構成される高速
コンピュータ等のマシンサイクルを高速化しつつその小
型及び低消費電力化を図ることができる。

〔実施例〕

３．１．論理回路の基本的構成 ３．１．１．ＮＴＬ回路及びＳＰＬ回路第１図には、こ
の発明が通用されたＮＴＬ回路及びＳＰＬ回路の一実施
例の基本概念図が示されている。また、第２図には、第
１図のＮＴＬ回路及びＳＰＬ回路の一実施例の基本構成
図が示されている。さらに、第３図ないし第５図には、
第２図のＮＴＬ回路及びＳＰＬ回路の第１ないし第３の
実施例の基本回路図がそれぞれ示され、第１２図には、
第［図ないし第５図のＳＰＬ回路の信号波形図の一例が
示されている。これらの図をもとに、この実施例のＮＴ
Ｌ回路及びＳＰＬ回路の基本的構成とその特徴について
説明する。なお、第１図ないし第５図には、ＮＴＬ回路
及びＳＰＬ回路の共通部すなわち位相分割回路に関連す
る部分が、部分的に示されている。

以下の実施例に示される論理回路は、特に制限されない
が、高速コンピュータ等を構成する高速論理集積回路装
置に搭載される。これらの論理回路ならびにこれを構成
する回路素子は、特に制限されないが、高速論理集積回
路装置に搭載される他の論理回路ならびにこれらを構成
する回路素子とともに、単結晶シリコンのような１個の
半導体基板上において形成される。以下の図において、
そのチャンネル（バンクゲート）部に矢印が付加される
ＭＯＳＦＥＴ　（金属酸化物半導体型電界効果トランジ
スタ、以下、この明細書では、ＭＯＳＦＥＴをして絶縁
ゲート型電界効果トランジスタの総称とする）はＰチャ
ンネル型であって、矢印が付加されないｈチャンネルＭ
ＯＳＦＥＴと区別して示される。また、図示されるバイ
ポーラトランジスタは、特に指定される場合を除き、す
べてＮＰＮ型トランジスタである。

第１図において、この実施例のＮＴＬ回路及びＳＰＬ回
路は、特に制限されないが、ともにＮＰＮ型の入力トラ
ンジスタＴＮを基本とする位相分割回路を備える。この
トランジスタＴＮのベースには、高速論理集積回路装置
の図示されない前段回路から、所定の入力信号Ｖｌが供
給される。ここで、入力信号■１は、特に制限されない
が、例えば０．６Ｖのような比較的小さな信号振幅を持
つディジタル信号とされる。

高電位側の電源電圧ＶＣＣ（第１の電源電圧が供給され
る第１の電源端子）と上記入力トランジスタＴＮのコレ
クタとの間には、所定の可変インピーダンス手段Ｚｖが
設けられる。また、トランジスタＴ！１のコレクタと回
路の接地電位との間には、後段に設けられる出力トラン
ジスタのベース容量や関連する配線容量等に起因する浮
遊容１ｃｃが結合される。一方、トランジスタＴＮのエ
ミッタと低電位側のｔＪ＋を電圧ＶＥＥ　（第２の電ｆ
Ｍ電圧が供給される第２の電源端子）との間には、エミ
ッタ抵抗ＲＥが設けられ、さらにこのエミッタ抵抗ＲＥ
と並列形態に、所定のスピードアンプキャバンタＣｓが
設けられる。ここで、エミ、り抵抗ＲＥの抵抗値は、Ｎ
ＴＬ回路及びＳＰＬ回路の位相分割回路の通常時におけ
る動作電流の値が所定以下となるべ（充分に大きくされ
る。

この実施例において、上記可変インピーダンス手段Ｚ■
のインピーダンスは、対応する入力信号ＶｌＯＬｍ理レ
ベルにしって選択的に変化される。

すなわち、入力信号ｖ１がハイレベルとされるとき、可
変インピーダンス手段Ｚ■のインピーダンスは、トラン
ジスタＴＮ及びエミッタ抵抗ＲＥを介して流される動作
電流の値が所定以下となるべく充分に大きくされる。こ
のとき、インピーダンスの値は、トランジスタＴＮのコ
レクタ電圧Ｖｃを所定のロウレベルに設定しうるちので
あることが必要条件とされ、インピーダンスが無限大と
なる開放状態では意味をなさない、一方、入力信号Ｖｌ
がロウレベルとされるとき、可変インピーダンス手段Ｚ
ｖのインピーダンスは、上記浮遊容量Ｃｃを急速にチャ
ージしＮＴＬ回路及びＳＰＬ回路の伝達遅延時間を所定
以下とすべく充分に小さくされる。このとき、インピー
ダンスの値は、いわゆる短縮状態に相当するゼロインビ
ーダンステあってもよい、これにより、ＮＴＬ回路及び
ＳＰＬ回路の入力信号Ｖｌのロウレベル及びハイレベル
変化に対する伝達遅延時間が縮小されるとともに、その
低消費電力化が図られる。

ところで、第１図の可変インピーダンス手段２Ｖは、特
に制限されないが、第２図に示されるように、電源電圧
ｖＣＣと入力トランジスタＴＮのコレクタとの間に設け
られるレベル設定手段ＬＳと、このレベル設定手段ＬＳ
と並列形態に設けられるスイッチ手段ＳＷとにより構成
される。このうち、スイッチ手段ＳＷは、第３図ないし
ｇＪｓ図に例示されるように、そのゲートに入力信号Ｖ
ｌを受ける１ｍのＰチャンネルＭＯＳＦＥＴＱｐにより
構成できる。また、レベル設定手段ＬＳは、例えば第３
ＦｙＪ又は第４図に示されるように、コレクタ抵抗Ｒｅ
又は所定の順方向電圧を有するツェナーダイオード［）
ｃにより構成できるし、＄５図に示されるように、コレ
クタ抵抗ＲｅとツェナーダイオードＤｃの直列回路であ
ってもよい。これらの実施例において、ＭＯＳＦＥＴＱ
ｐは、特に制限されないが、入力信号Ｖｌのロウレベル
及びハイレベルの絶対値のほぼ中間値に相当するしきい
値電圧を持つように設計される。

入力信号Ｖｌがハイレベルに変化されるとき、スイッチ
手段ＳＷすなわちＭＯＳＦＥＴＱｐはオフ状態となり、
入力トランジスタＴＮが実質的なオン状態となる。この
ため、トランジスタＴＮのコレクタ電圧Ｖｃは、第１２
図に例示されるように、レベル設定手段ＬＳつまりコレ
クタ抵抗ＲＣの電圧降下あるいはツェナーダイオード［
）ｃの順方向電圧によって決まる所定のロウレベルに設
定される。このとき、トランジスタＴＮのコレクタ浮遊
容量Ｃｅにチャージされた電荷は、比鮫的大きなコンダ
クタンスを有するトランジスタＴＮを介して能動的にデ
ィスチャージされる。そして、エミッタ抵抗Ｒ［：と並
列形態に設けられたスピードアンプキャパシタＣｓは、
このディスチャージ動作を加速する効果を有する。

一方、入力信号Ｖｌがロウレベルに変化されるとき、入
力トランジスタＴＮは実質的なカットオフ状態となり、
ＭＯＳＦＥＴＱｐがオン状態となる。このため、トラン
ジスタＴＮのコレクタ浮遊容ｊｉｃｃは、ＭＯＳＦＥＴ
Ｑｐを介して能動的にチャージされ、これによってコレ
クタ電圧Ｖｃが、第１２図に例示されるように、急速に
電源電圧ＶＣＣのようなハイレベルとされる。

第６図には、この発明が通用されたＮＴＬ回路及びＳＰ
Ｌ回路の他の実施例を示す部分的な基本回路図が示され
ている。

第６図において、ＮＴＬ回路及びＳＰＬ回路の位相分割
回路は、ＰＮＰ型の入力トランジスタＴｐを基本として
構成される。低電位側の電源電圧ＶＣＣ＜第１の電源電
圧が供給される第１の電源端子）と上記トランジスタＴ
ｐのコレクタとの間には、コレクタ抵抗Ｒｃからなるレ
ベル設定手段が設けられ、さらにこのコレクタ抵抗ＲＣ
と並列形態に、そのゲートに入力信号Ｖ１を受けるＮチ
ャンネルＭＯＳＦＥＴＱＮが設けられる。一方、トラン
ジスタＴｐのエミッタと高電位側の電源電圧ＶＥＥ　（
第２の電源電圧が供給される第２の電源端子）との間に
は、エミッタ抵抗ＲＥが設けられ、さらにこのエミッタ
抵抗ＲＥと並列形態に、所定のスピードアップキャパシ
タＣｓが設けられる。言うまでもなく、コレクタ抵抗Ｒ
ｃ及びエミッタ抵抗ＲＥの抵抗値は、ＮＴＩ、回路及び
ＳＰＬ回路の位相分割回路の通常時における動作電流の
値が所定以下となるべく充分に大きくされる。また、Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｎは、入力信号Ｖｌのロウレ
ベル及びハイレベルの絶対値のほぼ中間値に相当するし
きい値電圧を持つように設計される。

入力信号■■がロウレベルに変化されるとき、ＭＯＳＦ
ＥＴＱＮはオフ状態となり、λカトランジスタＴｐが実
質的なオン状態となる。したがって、トランジスタＴｐ
のコレクタ電圧Ｖｃは、コレクタ抵抗Ｒｃの電圧降下に
よって決まる所定のハイレベルに設定される。このとき
、トランジスタＴｐのコレクタ浮遊容量Ｃｃにチャージ
された電荷は、比較的大きなコンダクタンスを有するト
ランジスタＴｐを介して能動的にディスチャージされ、
さらにスピードアンプキャパシタＣｓが付加されること
でこのディスチャージ動作が加速される。一方、入力信
号Ｖｌがハイレベルに変化されるとき、入力トランジス
タＴｐは実質的なカットオフ状態となり、ＭＯＳＦＥＴ
ＱＮがオン状態となる。このため、トランジスタＴｐの
コレクタ浮遊容量Ｃｃは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
Ｎを介して負電位にチャージされ、これによってコレク
タ電圧ＶＣが急速に電源電圧ＶＣＣのようなロウレベル
とされる。その結果、この実施例のＮＴＬ回路及びＳＰ
Ｌ回路においても、上記第１図ないし第５図の実施例の
ＮＴＬ回路及びＳＰＬ回路と同様な効果が得られるもの
となる。

３．１．２．ＥＣＬ回路 第１３図には、この発明が通用されたＥＣＩＩＪ路の一
実施例の基本概念図が示されている。

第１３図において、ＥＣＬ回路は、特に制限されないが
、一対の差動トランジスタＴｅｌ及びＴｃ２を基本とす
る電流スイッチ・回路を備える。このうち、一方のトラ
ンジスタＴＣＩ（入力トランジスタ）のベースには入力
信号Ｖｌが供給され、他方のトランジスタＴＣ２のベー
スには、所定の基準電位ＶＢＢが供給される。ここで、
入力信号Ｖｌは、特に制限されないが、例えば０．８■
のような比較的小さな信号振幅を持つものとされ、基準
電位ＶＢＢは、上記人力Ｖｌのハイレベル及びロウレベ
ルのほぼ中間電位とされる。

高電位側の電源電圧ＶＣＣ（第１の電源電圧が供給され
る第１の電＃Ｉ：Ｉ１１子）と上記トランジスタＴｃｌ
及びＴｃ２のコレクタとの間には、特に制限されないが
、所定の可変インピーダンス手段ＺＶｌ及びＺＶ２がそ
れぞれ設けられる。また、トランジスタＴｅｌ及びＴｃ
２のコレクタと回路の接地電位との間には、後段に設け
られる出力トランジスタＴｏｌ又はＴｆ＋２のベース容
量や関連する配線容量等に起因する′４Ｌ遊容量Ｃｃが
それぞれ結合される。一方、トランジスタＴ　ｅ　ｌ及
びＴｃ２の共通結合されたエミッタと低電位側の電源電
圧ＶＥＲ（＄２の電＃電圧が供給される第２の電源端子
）との間には、そのベースに所定の定電圧ＶＳを受ける
トランジスタＴｓならびに抵抗Ｒｓからなる定電流源が
設けられる。これにより、この定電流源と差ｍノ）ラン
ジスタＴｃｌ及びＴｃ２ならびに一対の可変インピーダ
ンス手段ＺＶＩ及びＺＶ２は、上記基準電位ＶＢＢを論
理スレフシホルトとする電流スイッチ回路を構成する。

上記電流スイッチ回路の非反転出力信号すなわちトラン
ジスタＴｃ２のコレクタ電圧Ｖｃ２は、特に制限されな
いが、トランジスタＴｏｌ及び抵抗Ｒｏ　ｌからなる出
力エミッタフォロア回路を経て、ＥＣＬ回路の非反転出
力信号ＶＯ１とされる。

また、電流スイッチ回路の反転出力信号すなわちトラン
ジスタＴｃｌのコレクタ電圧Ｖｃｌは、トランジスタＴ
Ｄ２及び抵抗Ｒｎ２からなるもう一つの出力エミッタフ
ォロア回路を経て、ＥＣＬ回路の反転出力信号ＶＯ２と
される。

この実施例において、上記可変インピーダンス手段ＺＶ
１のインピーダンスは、対応する入力信号Ｖｌの論理レ
ベルに従って選択的に変化され、可変インピーダンス手
段ＺＶ２のインピーダンスは、特に制限されないが、対
応する電流スイッチ回路の反転出力信号すなわちトラン
ジスタＴｅｌのコレクタ電圧Ｖｃｌのレベルに従って選
択的に変化される。すなわち、入力信号Ｖｌがハイレベ
ルに変化されるとき、可変インピーダンス手段ＺＶｌの
インピーダンスは、ＥＣＬ回路の動作電流の値が所定以
下となりかつトランジスタＴｅｌのコレクタにおいて所
定のロウレベルが得られるべく充分に大きくされる。こ
のとき、電流スイッチ回路の反転出力信号すなわちトラ
ンジスタＴＣ１のコレクタ電圧Ｖｃｌがロウレベルとさ
れることで、可変インピーダンス手段ＺＶ２のインビー
ダンスは、対応する浮遊容量Ｃｃを急速にチャージしＥ
ＣＬ回路の伝達遅延時間を所定以下とすべく充分に小さ
くされる。一方、入力信号Ｖｌがロウレベルに変化され
るとき、可変インピーダンス手ｆｉＺＶｌのインピーダ
ンスは、対応する浮遊容量Ｃｃを急速にチャージしＥＣ
Ｌ回路の伝達遅延時間を所定以下とすべく充分に小さく
される。このとき、電流スインチ回路の反転出力信号す
なわちトランジスタＴ　ｃ　１のコレクタ電圧Ｖｃｌが
ハイレベルとされることで、可変インピーダンス手段Ｚ
Ｖ２のインピーダンスは、ＥＣＬ回路の動作電流の値が
所定以下となりかつトランジスタＴｃ２のコレクタにお
いて所定のロウレベルが得られるべく充分に大きくされ
る。これらのことは、上述のいくつかの実施例と同様に
、ＥＣＬ回路の入力信号Ｖｌのロウレベル及びハイレベ
ル変化に対する伝達遅延時間をともに縮小し、その低消
費電力化を図りうる結果となる。

３．２．論理回路の具体的構成例 ３．２．１．ＮＴＬ回路 第７図には、この発明が通用されたＮＴＬ回路の一実施
例の具体的回路図が示されている。この実施例のＮＴＬ
回路は、上記ｊ８３図に示された基本回路図に基づくも
のであり、これと巨複する部分については、その説明を
割愛する。なお、以下の具体的回路図において、高電位
側の電源電圧■ＣＣは、特に制限されないが、回路の接
地電位とされ、低電位側の電源電圧ＶＥＥは、例えば−
２゜ＯＶのような負の電源電圧とされる。

第７図において、ＮＴＬ回路は、特に制限されないが、
トランジスタＴＩを基本とする位相分割回路を備える。

このトランジスタＴｌは、第３図の入力トランジスタＴ
Ｎに対応する０回路の接地電位とトランジスタＴｌのコ
レクタとの間には、第３図のコレクタ抵抗Ｒｅに対応す
る抵抗Ｒ１が設けられ、さらにこの抵抗Ｒ１と並列形態
に、第３図のＰチ中ンネルＭＯＳＦＥＴＱｐに対応する
ＰチャンネルＭＯＳＦＥＴＱＩが設けられる。これらの
抵抗Ｒ１及びＭＯＳＦＥＴＱＩは、一つの可変インピー
ダンス手段を構成する０回路の接地電位とトランジスタ
Ｔｌのコレクタとの間には、さらに浮遊容量Ｃｃが結合
される。一方、人力トランジスタＴ１のエミッタと電源
電圧ＶＥＥとの間には、第３図のエミッタ抵抗ＲＥに対
応する抵抗Ｒ２が設けられ、さらにこの抵抗Ｒ２と並列
形態に、ｊ８３図のスピードアンプキャパシタＣｓに対
応するキャパシタＣＩが設けられる。

この実施例において、位相分割回路の反転出力信号すな
わち入力トランジスタＴ１のコレクタ電圧Ｖｃは、特に
制限されないが、出力トランジスタＴ２のベースに供給
される。このトランジスタＴ２のコレクタは回路の接地
電位に結合され、そのエミッタと電源電圧ＶＥＲとの間
には、エミッタ負荷抵抗Ｒ４が設けられる。これらのト
ランジスタＴ２及び抵抗Ｒ４は、一つの出力エミッタフ
ォロア回路を構成し、その出力信号は、ＮＴＬ回路の出
力信号ｖＯとして、高速論理集積回路装置の図示されな
い後段回路に供給される。ＮＴＬ回路の出力端子ｖＯに
は、さらに対応する後段回路の入力容量や関連する配線
容量に相当する出力負荷容量Ｃｔ、が結合される。

入力信号ＶｌがハイレベルＶ１．に変化されるとき、Ｍ
ＯＳＦＥＴＱＩはオフ状態となり、入力トランジスタＴ
１が実質的なオン状態となる。したがって、抵抗Ｒ１に
は、 Ｉ　ｃ　＝　（Ｖ　ＩＨ−ＶＢＥ）　／Ｒ２なるコレク
タ電流１ｃが流される（ここで、ＶＩＥは、ＮＰＮ型バ
イポーラトランジスタのベース・エミッタ電圧を示す、
以下、同様）９このため、トランジスタＴＩのコレクタ
電圧Ｖｃは、ＶＣＬ　＝ＩｃｘＲ１ ＃（Ｖｌｓ　　ＶｓＥ）Ｒ１／Ｒ２ なる所定のロウレベルとなる。その結果、Ｎ　Ｔ　Ｌ回
路の出力信号ｖＯは、 Ｖ　ＯＬ　−Ｖ　ＣＬ　−Ｖ　Ｂ！ ＃　（ＶＩＨＶＢＥ）　Ｒ１／Ｒ２ＶＩＣＥなるロウレ
ベルとなる。このとき、浮遊容量Ｃｃにチャージされた
電蒲は、比較的大きなコンダクタンスとされるトランジ
スタＴ１を介して能動的にディスチャージされ、さらに
スピードアップキ中バシタＣＩが設けられることでこの
ディスチャージ動作が高速化される。上記抵抗Ｒ１及び
Ｒ２の抵抗値は充分大きくされ、これによってＮＴＬ回
路の動作電流が削減される。

一方、入力信号ＶｌがロウレベルＶＩＬに変化されると
、入力トランジスタＴ１は実質的なカットオフ状態とな
り、ＭＯＳＦＥＴＱＩがオン状態となる。したがって、
トランジスタＴ１のコレクタ電圧Ｖｃは、ＭＯＳＦＥＴ
ＱＩを介して回路の接地電位が供給されることで、 ＶｃＨｔｈ９０ のようなハイレベルとなる。その結果、ＮＴＬ回路の出
力信号■０は、 ＶＯＨ−ＶＣＨ−ｖｅｌＥ ｂ＊−ＶＩＥ なるハイレベルとなる。このとき、トランジスタＴｌの
コレクタ浮遊容量Ｃｃは、ＭＯＳＦＥＴＱｌを介して急
速にチャージされ、これによって出力信号■０の立ち上
がりが高速化される。

これらのことから、この実施例では、その高速動作を犠
牲にすることなくＮＴＬ回路の低消費電力化が図られる
とともに、これらのＮＴＬ回路を搭載する高速論理集積
回路装置の高集積化及び低消費電力化が推進される結果
となる。

３．２．２．３ＰＬ回路 第８図には、この発明が通用されたＳＰＬ回路の第１の
実施例の具体的回路図が示されている。

この実施例のＳＰＬ回路は、上記第３図に示された基本
回路図に基づくものであり、これと重複する部分につい
ては、その説明を割愛する。

第８図において、ＳＰＬ回路は、特に制限されないが、
トランジスタＴ３を基本とする位相分割回路を備える。

このトランジスタＴ３は、第３図の入力トランジスタＴ
Ｎに対応する０回路の接地電位とトランジスタＴ３のコ
レクタとの間には、第３図のコレクタ抵抗Ｒｃに対応す
る抵抗Ｒ５が設けられ、さらにこの抵抗Ｒ５と並列形態
に、第３Ｆ！！ＪのＰチャンネルＭＯＳＦＥＴＱｐに対
応するＰチャンネルＭＯＳＦＥＴＱ２が設けられる。こ
れらの抵抗Ｒ５及びＭＯＳＦＥＴＱ２は、一つの可変イ
ンピーダンス手段を構成する０回路の接地電位とトラン
ジスタＴ３のコレクタとの間には、さらに浮遊容量Ｃｃ
が結合される。一方、入力トランジスタＴ３のエミッタ
とｌｉＮ電圧ＶＥＥとの間には、第３図のエミッタ抵抗
ＲＥに対応する抵抗Ｒ６が設けられる。言うまでもなく
、上記抵抗Ｒ５及び抵抗Ｒ６の抵抗値は、ＳＰＬ回路の
定常的な動作電流の削減を図るべくかつトランジスタＴ
３のコレクタ電圧Ｖｃを所定のロウレベルに設定しうる
べく充分大きくされる。

この実施例において、位相分割回路の反転出力信号すな
わち入力トランジスタＴ３のコレクタ電圧Ｖｃは、特に
制限されないが、出力トランジスタＴ５のベースに供給
される。このトランジスタＴ５のコレクタは回路の接地
電位に結合され、そのエミッタと電源電圧ＶＥＥとの間
には、トランジスタＴ６が設けられる。トランジスタＴ
５及びＴ６の共通結合されたエミッタ及びコレクタは、
このＳＰＬ回路の出力端子ｖＯとされ、後段回路の入力
容量や関連する配線容量に起因する出力負荷容量ｃＬが
結合される。これにより、トランジスタＴ６は、出力ト
ランジスタＴ５に対するエミッタ負荷として作用し、こ
のトランジスタＴ５とともに一つの出力エミンタフｔロ
ア回路を構成するとともに、上記出力負荷容量ＣＬに対
するプルダウン菓子として作用する。

回路の接地電位と上記トランジスタＴ６のベースとの間
には、特に制限されないが、そのベースに所定の定電圧
ＶＢＩを受けるトランジスタＴ４が設けられる。また、
トランジスタＴ６のベースと電源電圧ＶＥＥとの間には
、抵抗Ｒ７が設けられる。トランジスタＴ６のベースは
、さらにキャパシタＣ２を介して、位相分割回路の非反
転出力ノードすなわちトランジスタＴ３のエミッタに結
合される。これにより、トランジスタＴ４は、抵抗Ｒ７
とともにトランジスタＴ６に対するバイアス回路を構成
し、これがオン状態となる直前のバイアス電圧を与える
。また、キャパシタＣ２は、上記抵抗Ｒ７とともに微分
回路を構成し、位相分割回路の非反転出力信号を微分し
てトランジスタＴ６のベースに伝達する。これらのトラ
ンジスタＴ４ならびに抵抗Ｒ７及びキャパシタＣ２は、
トランジスタＴ６とともに、ＳＰＬ回路のアクティブプ
ルダウン回路を構成する。

入力信号ｖ１がハイレベルｖＩＨに変化されるとき、Ｍ
ＯＳＦＥＴＱ２はオフ状態となり、入力トランジスタＴ
３が実質的なオン状態となる。したがって、抵抗Ｒ５に
は、 Ｉ　ｃｌ−ｉ　（Ｖ　ＩＮ　−ＶＩＩり　／Ｒ６なるコ
レクタ電流１ｃが流される。このため、トランジスタＴ
３のコレクタ電圧Ｖｃは、ＶｃＬ−１ｃｘＲ５ Ｉ−１（ＶＩＨＶ８Ｅ）Ｒ５／Ｒ６ なる所定のロウレベルとなる。このとき、トランジスタ
Ｔ６のベースには、キャパシタＣ２及び抵抗Ｒ７からな
る微分回路を介して、位相分割回路の非反転出力信号の
微分信号に相当するポジティブパルスが伝達され、これ
によってトランジスタＴ６が一時的にオン状態となる。

したがって、トランジスタＴ６は、出力トランジスタＴ
５に対する低抵抗負荷として作用するとともに、プルダ
ウン素子として作用し、出力負荷容ＩＣＬにチャージさ
れた電荷を引き抜く、その結果、ＳＰＬ回路の出力信号
■０は、 Ｖ　ＯＬ　−Ｖ　ＣＬ　　ＶＢＥ ”　（ＶＩＨＶＩＥ）Ｒ５／Ｒ６−ＶＢＥなるロウレベ
ルに変化される。

ＳＰＬ回路の出力信号ＶＯが上記のようなロウレベルに
変化されるとき、コレクタ浮遊容量Ｃｃにチャージされ
た電荷は入力トランジスタＴ３を介して急速に引き抜か
れ、出力負荷容ＭＣＬにチャージされた電荷は、前述の
ように、トランジスタＴ６を介して急速に引き抜かれる
。このため、ＳＰＬ回路の入力信号Ｖｌのハイレベル変
化に対する伝達遅延時間が、大幅に縮小される。一方、
位相分割回路を構成する抵抗Ｒ５及びＲ６の抵抗値は、
前述のように、充分大きくされる。また、出力トランジ
スタＴ５のエミッタ負荷となるトランジスタＴ６は、出
力負荷容量ＣＬのチャージ重荷が引き抜かれるまでの間
−時的にオン状態とされ、その後はコンダクタンスが小
さくされる。その結果、ＳＰＬ回路のロウレベル出力時
における定業的な動作電流が、大幅に削減される。

一方、入力信号ＶｌがロウレベルｖＩＬに変化されると
、入力トランジスタＴ３は実質的なカットオフ状態とな
り、ＭＯＳＦＥＴＱ２がオン状態となる。したがって、
トランジスタＴ３のコレクタ電圧Ｖｃは、ＭＯ８ＦＥＴ
Ｑ２を介して回路の接地電位が供給されることで、 ’ｌ／（Ｈ（Ｑ のようなハイレベルとなる。このとき、トランジスタＴ
６のベースには、キャパシタＣ２及び抵抗Ｒ７からなる
微分回路を介して、位相分割回路の非反転出力信号の微
分信号に相当するネガティフパルスが伝達される。この
ため、トランジスタＴ６は、急速にカットオフ状態とな
り、出力トランジスタＴ５に対する高抵抗負荷として作
用する。

その結果、ＳＰＬ回路の出力信号ＶＯは、ＶＯＨ−Ｖｃ
ｕ　−ＶＩＥ ”Ｉ−ｖｅＥ なるハイレベルに変化される。

ＳＰＬ回路の出力信号ＶＯが上記のようなハイレベルに
変化されるとき、トランジスタＴ３のコレクタ浮遊容１
ｉｃｃは、ＭＯＳＦＥＴＱ２を介して能動的にかつ急速
にチャージされ、出力負荷容１１ｃｔ、は、出力トラン
ジスタＴ５を介して能動的にかつ急速にチャージされる
。その結果、ＳＰＬ回路の入力信号Ｖｌのロウレベル変
化に対する伝達遅延時間は、コレクタ抵抗Ｒ５の抵抗値
が大きくされるにもかかわらず、大幅に縮小される。

これらのことから、この実施例では、その高速動作を犠
牲にすることな（ＳＰＬ回路の低消費電力化が図られる
とともに、これらのＳＰＬ回路を搭載する高速論理集積
回路装置の高集積化及び低消費電力化が推進される結果
となる。

第９図には、この発明が通用されたＳＰＬ回路の第２の
実施例の具体的回路図が示されている。

この実施例のＳＰＬ回路は、上記第８図の実施例を基本
的に踏襲するものであり、これと異なる部分についての
み説明を追加する。

第９図において、ＳＰＬ回路の位相分割回路を構成する
入力トランジスタＴ７は、ダブルエミッタ型とされる。

トランジスタＴ７のコレクタ側には、上記ｇＪ８図の場
合と同様に、コレクタ抵抗Ｒ５及びＰチャンネルＭＯＳ
ＦＥＴＱ２からなる可変インピーダンス手段が設けられ
、位相分割回路の反転出力信号は、出力トランジスタＴ
５を介してＳＰＬ回路の出力端子■０に伝達される。こ
の出力トランジスタＴ５のエミッタと電源電圧ＶＥＥと
の間には、トランジスタＴ６を中心とするアクティブプ
ルダウン回路が設けられる。

入力トランジスタＴ７の第１のエミッタは、特に制限さ
れないが、微分回路を構成するキャパシタＣ２を介して
、上記トランジスタＴ６のベースに結合される。また、
入力トランジスタＴ７の第２のエミッタと電源電圧ＶＥ
Ｒとの間には、エミッタ抵抗Ｒ６が設けられ、さらにこ
のエミッタ抵抗Ｒ６と並列形態にスピードアンプキャパ
シタＣ３が設けられる。言うまでもなく、上記コレクタ
抵抗Ｒ５及びエミッタ抵抗Ｒ６の抵抗値は、ｓｐＬ回路
の定常的な動作電流の削減を図るべくかつトランジスタ
Ｔ７のコレクタ電圧Ｖｃを所定のロウレベルとしうるべ
く充分大きくされる。

これらのことから、この実施例のＳＰＬ回路では、消費
電力や伝達遅延時間について上記第８図の実施例と同様
な効果が得られるとともに、微分回路を構成するキャパ
シタＣ２が結合されるエミッタとエミッタ抵抗Ｒ６が結
合されるエミッタとが分離され、さらにこのエミッタ抵
抗Ｒ６にスピードアップキャパシタＣ３が付加されるこ
とで、位相分割回路の応答性が高められ、ＳＰＬ回路の
伝達遅延時間がさらに縮小される。

第１Ｏ図には、この発明が通用されたＳＰＬ回路の第３
の実施例の具体的回路図が示されている。

この実施例の５ＰＬｌ路は、上記！＠８図の実施例を基
本的に踏襲するものであり、これと興なる部分について
のみ説明を追加する。

第１０図において、ＳＰＬ回路の位相分割回路は、並列
形態とされる３個の入力トランジスタＴ８〜ＴＩＯを基
本構成とする０回路の接地電位とこれらの入力トランジ
スタの共通結合されたコレクタとの間には、コレクタ抵
抗Ｒ５が設けられ、さらにこのコレクタ抵抗Ｒ５と並列
形態に、直列形態とされる３ｆ囚のＰチャンネルＭＯＳ
ＦＥＴＱ３〜Ｑ５が設けられる。これらの抵抗Ｒ５なら
びにＭＯＳＦＥＴＱ３〜Ｑ５は、一つの可変インピーダ
ンス手段を構成する。

位相分割回路の反転出力信号すなわち入力トランジスタ
Ｔ８〜ＴＩＯの共通結合されたコレクタの電圧Ｖｃは、
出力トランジスタＴ５を介してＳＰＬ回路の出力端子Ｖ
Ｏに伝達される。この出力トランジスタＴ５のエミッタ
と電源電圧ＶＥＥとの間には、トランジスタＴ６を中心
とするアクティブプルダウン回路が設けられる。一方、
入力トランジスタＴ８のベースは、ＭＯＳＦＥＴＱ３の
ゲートに共通結合され、さらに高速論理集積回路装置の
図示されない前段回路から入力信号Ｖｌｌが供給される
。同様に、入力トランジスタＴ９のベースは、ＭＯＳＦ
ＥＴＱ４のゲートに共通結合され、図示されない前段回
路から入力信号ＶＩ２が供給される。また、入力トラン
ジスタＴＩＯのベースは、ＭＯＳＦＥＴＱ５のゲートに
共通結合され、図示されない前段回路から入力信号ＶＩ
３が供給される。ここで、入力信号Ｖｌｌ〜ＶＩ３は、
ともに例えば０．６ｖのような比較的小さな信号振幅を
持つものとされる。

入力信号Ｖｌｌ〜Ｖ１３のいずれかがハイレベルｖＩＨ
に変化とされるとき、対応する入力トランジスタＴ８〜
ＴＩＯのいずれかが実質的なオン状態となり、対応する
ＭＯＳＦＥＴＱ３〜Ｑ５のいずれかがオフ状態となる。

このため、位相分割回路の反転出力信号すなわちコレク
タ電圧Ｖｃは、上記第８図の実施例の場合と同様に、 ＶＣＬ　ｓ　（ＶＩＨＶＩＥ）Ｒ５／Ｒ６なる所定のロ
ウレベルとなり、これによってＳＰＬ回路の出力信号Ｖ
Ｏが、 ＶＯＬ　ｓ　（ＶＩＨ−Ｖ８Ｅ＞　Ｒ５／Ｒ６ＶＢＥの
ようなロウレベルとなる。このとき、コレクタ浮遊容量
Ｃｃは、オン状態とされるいずれかの入力トランジスタ
Ｔ８〜ＴＩＯを介して急速にデイスチャージされ、出力
負荷容量ＣＬは、−時的にオン状態とされるトランジス
タＴ６を介して急速にディスチャージされる。

一方、入力信号Ｖｌｌ−ＶＩ３がすべてロウレベルｖＩ
Ｌに変化されると、入力トランジスタＴ８〜ＴＩＯはと
もに実質的なカットオフ状態となり、ＭＯＳＦＥＴＱ３
〜Ｑ５が一斉にオン状態となる。このため、位相分割回
路の反転出力信号すなわちコレクタ電圧Ｖｃは、 ＶｃＨ’ｑＱ のようなハイレベルとなり、これによってＳＰＬ回路の
出力信号ＶＯが、 ＶＯＲ’　　ＶＩＥ のようなハイレベルとなる。このとき、コレクタ浮遊容
量Ｃｃは、ＭＯＳＦＥＴＱ３〜Ｑ５を介して能動的にか
つ急速にチャージされ、出力負荷容ＩＣｔは、出力トラ
ンジスタＴ５を介して能動的にかつ急速にチャージされ
る。

以上のことから、この実施例のＳＰＬ回路は、上記第８
図の実施例と同様な効果を得つつ、ＶＯ−Ｖｌ　１＋Ｖ
Ｉ２＋ＶＩ３ なる論理式に対応した３人カッアゲート回路として機能
するものとなる。

第１１図には、この発明が通用されたＳＰＬ回路の第４
の実ｈ！例の具体的回路図が示されている。

この実施例のＳＰＬ回路は、上記第８図の実施例を基本
的に踏襲するものであり、これと異なる部分についての
み説明を追加する。

第１１図において、入力トランジスタＴ３は、コレクタ
抵抗Ｒ５及びＰチャンネルＭＯＳＦＥＴＱ２からなる可
変インピーダンス手段ならびにエミッタ抵抗Ｒ６ととも
に、一つの位相分割回路を構成する。この位相分割回路
の反転出力信号すなわちトランジスタＴ３のコレクタ電
圧Ｖｃは、出力トランジスタＴ５を介してＳＰＬ回路の
出力端子■Ｏに伝達される。出力トランジスタＴ５のエ
ミツタと電源電圧ＶＥＥとの間には、エミッタ負荷抵抗
Ｒ８が設けられ、さらにこのエミッタ負荷抵抗Ｒ８と並
列形態に、ＮチャンネルＭＯＳＦＥＴＱ２１が設けられ
る。ＭＯＳＦＥＴＱ２１のゲートは、入力トランジスタ
Ｔ３のエミッタに結合される。ここで、ＭＯＳＦＥＴＱ
２１は、位相分割回路の非反転出力信号すなわち入力ト
ランジスタＴ３のエミッタ電圧のハイレベル及びロウレ
ベルの絶対値から亀＃電圧ＶＥＨの絶対値をそれぞれ差
し引いたイ直のほぼ中間値に相当するしきい値電圧を持
つように設計される。

入力信号ｖ１がハイレベルＶ１．に変化されるとき、入
力トランジスタＴ３が実質的なオン状態となり、ＭＯＳ
ＦＥＴＱ２はオフ状態となる。このため、位相分割回路
の反転出力信号すなわち入力トランジスタＴ３のコレク
タ電圧Ｖｃは、上記第８図の実施例の場合と同様に、 Ｖ　ＣＬ　”ｌ　（Ｖ　ＩＮ　　ＶＩＥ）　Ｒ５／Ｒ６
なる所定のロウレベルとなり、これによってＳＰＬ回路
の出力信号ＶＯが、 ＶＯＬ　”ｌ　（Ｖ　Ｉｎ　　ＶａＥ）　Ｒ５／Ｒ６−
ＶＩＨのようなロウレベルとなる。このとき、位相分割
回路の非反転出力信号すなわち入力トランジスタＴ３の
エミッタ電圧ＶＥは、 ＶＥ　ｕ＝ＶＩｎ　　　ＶＩＥ なる所定のハイレベルとなり、これによってＭＯＳＦＥ
ＴＱ２１がオン状態となる。したがって、出力負？ｉｉ
Ｊ容１ｉｃｔ、にチャージされた電荷は、このＭＯＳＦ
ＥＴＱ２１を介して能動的にかつ急速にディスチャージ
され、これによってＳＰＬ回路の入力信号Ｖ１のハイレ
ベル変化に対する伝達遅延時間が縮小される。

一方、入力信号Ｖ■がロウレベルＶＩＬに変化されると
、λカトランジスタＴ３が実質的なカットオフ状態とな
り、ＭＯＳＦＥＴＱ２がオン状態となる。このため、入
力トランジスタＴ３のコレクタ電圧Ｖｃは、 ＶｃＨ輯０ なるハイレベルとなり、これによってＳＰＬ回路の出力
信号ｖＯが、 ｖｏＨＩ−Ｉ−ｖＢｅ なるハイレベルとなる。このとき、位相分割回路の非反
転出力信号すなわち入力トランジスタＴ３のエミッタ電
圧■Ｅは、 ＶＥ　Ｌ　　−Ｖ　Ｉ　ｔ、　　　ＶＢＥのようなロウ
レベルとなり、これによってＭＯＳＦＥＴＱ２１がオフ
状態となる。出力負荷容量ＣＬは、比較的大きなコンダ
クタンスとされる出力トランジスタＴ５を介して能動的
にかつ急速にチャージされる。その結果、ＳＰＬ回路の
高速化を図りつつ、出カニミッタフォロア回路の動作電
流が削減され、その低消貸電力化が図られる。

３．２．３．ＥＣＬ回路 第１４図には、この発明が通用されたＥＣＬ回路の一実
施例の具体的回路図が示されている。この実施例のＥＣ
Ｌ回路は、上記第１３図に示された基本回路図に基づく
ものであり、これと重複する部分については、その説明
を割愛する。

！＄１４図において、ＥＣＬ回路は、特に制限されない
が、一対の差動トランジスタＴｌｌ及びＴ１２を基本と
する電流スイッチ回路を備える。これらのトランジスタ
Ｔｌｌ及びＴＩ２は、第１３図の差動トランジスタＴｅ
ｌ及びＴ　ｃ　２にそれぞれ対応する。トランジスタＴ
ｌｌのベースには、高速論理集積回路装置の図示されな
い前段回路から、所定の入力信号Ｖｌが供給される。ま
た、トランジスタＴ１２のベースには、高速論理集積回
路装置の図示されない定電圧発生回路から、所定の基準
電位ＶＢＢが供給される。ここで、入力信号Ｖｌは、例
えば０．８ｖのような比較的小さな信号振幅を有するデ
ィジタル信号とされる。また、基準電位ＶＢＢは、上記
入力信号Ｖｌのハイレベル及びロウレベルのほぼ中間値
とされる。

回路の接地電位とトランジスタＴｌｌのコレクタとの間
には、コレクタ抵抗Ｒ８が設けられ、さらにこの抵抗Ｒ
８と並列形態に、ＰチャンネルＭＯＳＦＥＴＱ６が設け
られる。ＭＯＳＦＥＴＱ６のゲートは、トランジスタＴ
ｌｌのベースに共通結合され、さらに高速論理集積回路
装置の図示されない前段回路から入力信号Ｖｌが供給さ
れる。

また、ＭＯＳＦＥＴＱ６は、入力信号■Ｉのハイレベル
及びロウレベルの絶対値のほぼ中間値に相当するしきい
値電圧を持つように設計される。これにより、抵抗Ｒ８
及びＭＯＳＦＥＴＱ６は、第１３図の可変インピーダン
ス手段ＺＶＩとして作用する。同様に、回路の接地電位
とトランジスタＴ１２のコレクタとの間には、特にＭ限
されないが、コレクタ抵抗Ｒ９が設けられ、さらにこの
抵抗Ｒ９と並列形態に、ＰチャンネルＭＯＳＦＥＴＱ７
が設けられる。ＭＯＳＦＥＴＱ７のゲートには、を流ス
イッチ回路の反転出力信号すなわちトランジスタＴｌｌ
のコレクタ電圧Ｖｃｌが供給される。また、ＭＯＳＦＥ
ＴＱ７は、上記コレクタ電圧Ｖ　ｃ　ｌのハイレベル及
びロウレベルの絶対値のほぼ中間値に相当するしきい値
電圧を持つように設計される。これにより、抵抗Ｒ９及
びＭＯＳＦＥＴＱ７は、第１３図の可変インピーダンス
手段ＺＶ２として作用する。差動トランジスタＴ１１及
びＴ１２のコレクタノードには、浮遊容量ＣＣがそれぞ
れ結合される。

一方、差動トランジスタＴｌｌ及びＴ１２の共通結合さ
れたエミッタと電源電圧ＶＥＥとの間には、第１３図の
トランジスタＴ３及び抵抗Ｒｓに対応するトランジスタ
Ｔ１３及び抵抗ＲＩＯが設けられ、トランジスタＴ１３
のベースには、高速論理集積回路装置の図示されない定
電圧発生回路から、所定の定電圧ＶＳが供給される。こ
れにより、トランジスタＴ１３及び抵抗ＲＩＯは、Ｉ　
ｓ　＝　（ＶＳ−ＶＢＥ）　／Ｒｌ　Ｏなる動作電流１
ｓを上記電流スイッチ回路に与える定電流源として作用
する。この実施例のＥＣＬ回路において、上記抵抗ＲＩ
Ｏの抵抗値は充分大きくされ、電流スイッチ回路の動作
電流１ｓは充分小さなものとされる。

電流スイッチ回路の非反転出力信号すなわちトランジス
タＴ１２のコレクタ電圧Ｖｃ２は、トランジスタＴＩ４
及び抵抗Ｒ１１からなる出力エミッタフォロア回路を介
して、ＥＣＬ回路の非反転出力端子ＶＯＩに伝達される
。言うまでもなく、これらのトランジスタＴ１４及び抵
抗Ｒ１１は、第１３図のトランジスタＴＤｌ及び抵抗Ｒ
ｏ　ｌにそれぞれ対応する。同様に、電流スイッチ回路
の反転出力信号すなわちトランジスタＴｌｌのコレクタ
電圧Ｖｃｌは、トランジスタＴ１５及び抵抗Ｒ１２から
なるもう一つの出カニミッタフォロア回路を介して、Ｅ
ＣＬ回路の反転出力端子ＶＯ２に伝達される。言うまで
もなく、これらのトランジスタＴＩ４及び抵抗Ｒ１１は
、＄１３図のトランジスタＴＤｌ及び抵抗Ｒａ　ｌにそ
れぞれ対応する。ＥＣＬ回路の非反転出力端子ＶＯＩ及
び反転出力端子ＶＯ２には、さらに対応する後段回路の
入力容量や関連する配線容量に相当する出力負荷容量ｃ
Ｌがそれぞれ結合される。

入力信号Ｖｌが基準電位ＶＢＢより高いハイレベルに変
化されるとき、トランジスタＴｌｌはオン状態となり、
対をなすトランジスタＴ１２がカットオフ状態となる。

また、入力信号Ｖｌがハイレベルとされることで、ＭＯ
ＳＦＥＴＱ６がオフ状態となる。これにより、トランジ
スタＴ１３及び抵抗ＲＩＯからなる定電流源によって与
えられる上記動作電流ｉｓは、そのままトランジスタＴ
１１のコレクタ電流１ｃとなる。このため、電流スイッ
チ回路の反転出力信号すなわちトランジスタＴｌｌのコ
レクタ電圧Ｖｃｌは、 Ｖｃ　　ｌＬ　−Ｉ　　ＣＸＲ８ ′、（ＶＳ−Ｖ、ε）Ｒ８／ＲＩＯ なる所定のロウレベルとなり、これによってＥＣＬ回路
の反転出力信号ＶＯ２が、 ＶＯ２Ｌ　＝ＶＣｉｔ、　　ＶＢＥ ＃　（ＶＳ−ＶＢＥ）　Ｒ８／ＲＩ　０−ＶＢＥのよう
なロウレベルとなる。また、トランジスタＴＩ２がカッ
トオフ状態となることで、電流スイッチ回路の非反転出
力信号すなわちトランジスタＴ１２のコレクタ電圧ＶＣ
２は、 ＶＣ２Ｈ＃０ のようなハイレベルとなり、これによってＥＣＬ回路の
非反転出力信号ＶＯＩが、 ＶＯＩＨ−Ｖｃ２ＨＶａｔ： ’ｖｓｉ： のようなハイレベルとなる。

ところで、コレクタ電圧Ｖｃｌが上記のようなロウレベ
ルとされコレクタ電圧ＶＣ２が上記のようなハイレベル
とされるとき、可変インピーダンス手段ＺＶ２を構成す
るＭＯＳＦＥＴＱ７はオン状態となる。このため、トラ
ンジスタＴｌｌのコレクタノードに結合される浮遊容量
Ｃｃは、トランジスタＴｌｌを介して能動的にディスチ
ャージされ、トランジスタＴ１２のコレクタノードに結
合される浮遊容量Ｃｃは、ＭＯＳＦＥＴＱ７を介して能
動的にチャージされる。その結果、電流スイッチ回路を
含むＥＣＬ回路の動作電流が充分に小さくされるのにも
かかわらず、ＥＣＬ回路の入力信号Ｖｌのハイレベル変
化に対する伝達遅延時間が大幅に縮小される。

一方、入力信号Ｖｌが基準電位ＶＢＢより低いロウレベ
ルに変化されると、トランジスタＴｌｌはカントオフ状
態となり、代わって対をなすトランジスタＴ１２がオン
状態となる。また、入力信号ＶＩがロウレベルとされる
ことで、ＭＯ８ＦＥＴＱ６がオン状態となる。これによ
り、トランジスタＴ１３及び抵抗ＲＩＯからなる定電流
源によって与えられる動作電流Ｉ３は、そのままトラン
ジスタＴ１２のコレクタ電流１ｃとなる。このため、電
流スイッチ回路の反転出力信号すなわちトランジスタＴ
ｌｌのコレクタ電圧Ｖｃｌが、ＶＣ１ｕ＃０ のようなハイレベルとなり、これによってＥＣＬ回路の
反転出力１゛δ号ＶＯ２が、 ＶＯ２Ｈ−Ｖｃ　ＩＮ　　ＶＢＥ ’　　ＶＢＥ のようなハイレベルとなる。また、電流スイッチ回路の
非反転出力信号すなわちトランジスタＴ１２のコレクタ
電圧Ｖｃ２は、 Ｖ　ｃ　２Ｌ　＝　ｊ　ｃ　Ｘ　Ｒ９ ″ｑ（ＶＳ−ＶｅＥ）　Ｒ９／′Ｒｌ　Ｏなる所定のロ
ウレベルとなり、これによってＥＣＬ回路の非反転出力
信号ＶＯＩが、 ＶＯＩＬ−ＶＣ２Ｌ　　ＶＢＥ ＃　（ＶＳ−ＶＢＥ）　Ｒ９／′ＲＩ　０−ＶＢＥのよ
うなロウレベルとなる。

ところで、コレクタ電圧Ｖｃｌが上記のようなハイレベ
ルとされコレクタ電圧ＶＣ２が上記のようなロウレベル
とされるとき、可変インピーダンス手段ＺＶＩを構成す
るＭＯＳＦＥＴＱ６は、前述のように、オン状態となる
。このため、トランジスタＴｌｌのコレクタノードに結
合される浮遊容１ｉＣｃは、ＭＯＳＦＥＴＱ６を介して
能動的にチャージされ、トランジスタＴ１２のコレクタ
ノードに結合される浮遊容１ｉｃｃは、トランジスタＴ
１２を介して能動的にディスチャージされる。

その結果、電流スイッチ回路を含むＥＣＬ回路の動作電
流が充分に小さくされるのにもかかわらず、ＥＣＬ回路
の入力信号ＶＩのロウレベル変化に対する伝達遅延時間
が大幅に縮小される。

これらのことから、この実施例では、その高速動作を犠
牲にすることなく　ＥＣＬ回路の低消費電力化が図られ
るとともに、これらのＥＣＬ回路を搭載する高速論理集
積回路装置の高集積化及び低消費電力化が推進される結
果となる。

３．３．論理回路の評価 第１５図には、各種論理回路のゲートあたり消費電力と
伝達遅延時間との関係を示す特性図の一例が示されてい
る。また、第１６図には、各種論理回路の出力負荷容量
の静電容量値と伝達遅延時間との関係を示す特性図の一
例が示されている。

これらの図をもとに、この発明が通用された論理回路の
伝達特性を評価する。なお、第１５図及び８１６図は、
コンピュータによるシミュレーションの結果として得ら
れたものである。そして、第１５図では、ゲートあたり
消費電力ｐｗが、Ｘ軸方向にｍＷ（ミリワット）を単位
として示され、伝達遅延時間ｔｐｄが、Ｙ軸方向にｐｓ
（ピコ秒）を単位として示される。また、第１６図では
、出力負荷容量ＣＬの静電容量値が、Ｘ軸方向にｐＦ（
ピコファランド）を単位として示され、伝達遅延時間ｔ
ｐｄが、Ｙ軸方向にｐｓを単位として示される。第１５
図及び第１６図には、この発明が通用されたＳＰＬ回路
が、５ＰＬＢとして示され、従来のＳＰＬ回路及びＥＣ
Ｌ回路が、５ＰＬＮ及びＥＣＬとしてそれぞれ示される
。

第１５図において、従来のＳＰＬ回路（ＳＰＬ。

Ｎ）では、例えば＠２１図に示される抵抗Ｒ１及びＲ２
の抵抗値を小さくし、ゲートあたり消費電力ＰＷを大き
くすることにより、その伝達遅延時間ｔｐｄは縮小され
る。しかし、上記抵抗Ｒ１及びＲ２の抵抗値を大きくし
て、ゲートあたり消費電力ＰＷを例えば０．１ｍＷ程度
に小さくしようとすると、コレクタ浮遊容ｉＣＣによる
コレクタ電圧Ｖｃの立ち上がり遅れが大きくなり、伝達
遅延時間ｔｐｄが４倍程度に増大する。このため、高速
論理集積回路装置の高速動作を保持しつつその低消費電
力化を図ることは困難となる。このことは、ＥＣＬ回路
においても同様であり、所望の伝達遅延時間ｔｐｄを実
現するために必要なゲートあたり消費電力ｐｗは、上記
従来のＳＰＬ回路よりも大きなものとなる。

ところが、この発明が通用されたＳＰＬ回路（ＳＰＬＢ
）の場合、第８図に示されるコレクタ抵抗Ｒ５及び抵抗
Ｒ６の抵抗値を大きくし、ゲートあたり消費電力ｐｗを
Ｑ、１ｍＷ程度に小さくした場合でも、ＳＰＬ回路の伝
達遅延時間ｔｐｄはほとんど増大しない。

次に、出力負荷容量Ｃｔ、の静電容量値と伝達遅延時間
ｔｐｄとの関係に着目すると、第１６図に例示されるよ
うに、ゲートあたり消費電力ＰＷを例えば１．２５ｍＷ
のように大きくした場合には、従来のＳＰＬ回路（ＳＰ
ＬＮ）の伝達遅延時間ｔｐｔｉとこの発明が通用された
ＳＰＬ回路（Ｓ　Ｐ　ＬＢ）の伝達遅延時間ｔｐｄとの
間に大きな差はない、しかし、ゲートあたり消費電力ｐ
ｗを例えば０、１　ｍ　Ｗのように小さくした場合、従
来のＳＰＬ回路の伝達遅延時間ｔｐｄは、この発明が通
用されたＳＰＬ回路の伝達遅延時間ｔｐｄの４倍以上と
なり、その差はａ力負荷容ｆＣＬの静電容量値が大きく
なるに従って増大する。

以上のことから、この発明が通用されたＳＰＬ回路は、
その高速動作を妨げることなく、動作電流の削減が可能
となり、相応じてその回路素子の高集積化を実現できる
。その結果、ＳＰＬ回路を基本構成とする高速論理集積
回路装置の高集積化及び低消費電力化を図ることができ
るとともに、高速論理集積回路装置からなる高速コンピ
ュータ等のマシンサイクルを高速化しつつその小型化な
らびに低消費電力化を図ることができる。

３．４．論理回路を用いた回路例 ＄１７ＦＩＪには、この発明が通用された論理回路から
なる直列回路の一実施例の回路図が示され、第１８図に
は、その信号波形図が示されている。

また、第２５図には、従来の論理回路からなる直列回路
の回路図の一例が示され、第２６図には、その信号波形
図が示されている。これらの図をもとに、この発明が通
用された論理回路を用いた回路例の構成とその特徴につ
いて説明する。なお、この実施例の直列回路は、特に制
限されないが、高速コンピュータ等を構成する高速論理
集積回路装置の一部として含まれる。また、第１８図及
び第２６図に示される信号波形図は、コンピュータによ
るシミュレーシヨンの結果として得られたものであって
、各ノアゲート回路の出力負荷容量ＣＬならびにゲート
あたり消費電力ＰＷは、それぞれｌｐＦ及び０．１ｍＷ
に設定される。

第１７図において、この実施例の直列回路は、特に制限
されないが、直列形態とされる５個のノアゲート回路Ｎ
ＯＩ〜ＮＯ５により構成される。

ノアゲート回路ＮＯＩの入力端子には、高速論理集積回
路装置の図示されない前段回路から、入力信号Ｖｌが供
給される。このノアゲート回路Ｎ。

Ｉの出力信号ｖ１は、次段のノアゲート回路Ｎ。

２の入力端子に供給される。以下、同様に、ノアゲート
回路ＮＯ２の出力信号■２がノアゲート回路ＮＯ３の入
力端子に供給され、その出力信号Ｖ３がノアゲート回路
ＮＯ４の入力端子に供給される。また、ノアゲート回路
ＮＯ４の出力信号Ｖ４は、最終段のノアゲート回路ＮＯ
５の入力端子に供給され、その出力信号は、直列回路の
出力信号ＶＯとして、高速論理集積回路装置の図示され
ない後段回路に供給される。

この実施例において、ノアゲート回路ＮＯＩ〜ＮＯ５は
、上記第７図に示されたＮＴＬ回路又は第８図ないし第
１Ｆ図に示されたＳＰＬ回路あるいは第１４図に示され
たＥＣＬ回路を基本的に踏襲する回路構成とされる。し
たがって、各ノアゲート回路の伝達遅延時間は、その動
作電流が大幅に〜１減され低消費電力化が図られるにも
かかわらず、著しく縮小される。このため、従来の論理
回路からなる直列回路では、第２６図に例示されるよう
に、各ノアゲート回路の出力信号ｖ１ないしｖ４ならび
に直列回路の出力信号ＶＯが、順次Ｉｎｓ以上ずつ遅延
され、最終的に１０ｎｓ近い伝達遅延が生しているにも
かかわらず、この発明が通用された論理回路からなる直
列回路では、第１８図に例示されるように、各ノアゲー
ト回路による遅延は五分の一程度に抑えられ、最終的に
１ないし２ｎｓ程度に縮小される。

このような効果は、他の組合せ回路や論理演算回路等に
おいても同様に得られ、結果的に高速論理集積回路装置
からなる高速コンピュータ等のマシンサイクルが高速化
され、その小型化が推進されるものとなる。

３．５．複数種の論理回路からなる高速論理集積回路装
置とその評価 第１９図には、この発明が通用された高速論理集積回路
装置の一実施例の基板配置図が示されている。また、第
２０図には、第１９図の高速論理集積回路装置に含まれ
る各種論理回路のスイッチング周波数とゲー（−あたり
消費電力の関係を示す特性図が示されている。なお、第
２０図では、スイッチング周波数Ｆｓ、言い換えるなら
ば各論理回路を介して伝達されるディジタル信号の周波
数が、Ｘ軸方向にＨｚ（ヘルツ）を単位として示され、
ゲートあたり消費電力ＰＷが、Ｙ軸方向にｍＷ（ミリワ
ット）を単位として示される。また、この発明が通用さ
れたＳＰＬ回路が、５ＰＬＢとして示され、従来のＣＭ
Ｏ５（相補型ＭＯ３）回路が、ＣＭＯＳとして示される
。＠２０図に示される特性図は、コンピュータによるシ
ミュレーシヨンの結果として得られたものであって、各
ノアゲート回路の出力負荷容量ＣＬは１９Ｆに設定され
、伝達されるディジタル信号の振幅Ｖｓは、０Ｍ０３回
路において５■、ＳＰＬ回路において０゜５Ｖにそれぞ
れ設定される。

第１９図において、この実施例の高速論理集積回路装置
は、特に制限されないが、ＳＰＬ回路（第１の論理回路
）からなる論理ＨＬＣＨと、ＣＭＯ５回路（第２の論理
回路）からなる論理部ＬＣＬとを備える。このうち、論
理部ＬＣＨは、例えば高速コンピュータ等のクロンク系
回路のように比較的高い周波数の信号を伝達するものと
され、特に制限されないが、上記第８図ないし第１１図
に示された新しいＳＰＬ回路（Ｓ　Ｐ　Ｌ　Ｂ）によっ
て構成される。一方、論理部ＬＣＬは、比較的低い周波
数の信号を伝達するものとされ、ＰチャンネルＭＯＳＦ
ＥＴ及びＮチャンネルＭＯＳ　Ｆ　ＥＴが直並列形態に
組み合わされてなる従来の０Ｍ０８回路によって構成さ
れる。

ところで、ｊ１ｉ！理回路にｄ・要とされるゲートあた
り消１！電力ｐｗは、その出力負荷容量をＣＬ、伝達さ
れるディジタル信号の信号振幅及びスイッチング周波数
をそれぞれＶｓ及びＦ３とし、各論理回路の静止時にお
ける消費電力をＰＷｓとするとき、−船釣に、 ＰＷ−ＣＬ　Ｖｓ２Ｆｓ　十ＰＷｓ なる計算式によって求められる。したがって、０Ｍ０３
回路（ＣＭＯ５）に必要とされるゲートあたり消費電力
ＰＷは、第２０図に例示されるように、スイッチング周
波数Ｆｓが１０メガＨｚ　（１メガはｌＯの６乗）程度
以下では、０．１　ｍ　Ｗもしくはそれ以下で済むが、
スイッチング周波数Ｆｓが１０メガＨｚを超えると急激
に増大する。ところが、０Ｍ０３回路は、周知のように
、比較的小型化が可能なＭＯＳＦＥＴのみによって構成
されることから、ゲートあたりのレイアウト所要面積は
少なくて済む。一方、ＳＰＬ回路（ＳＰＬＢ）の場合、
信号振幅Ｖｓが小さくまた静止時の消費電力Ｐ　Ｗ　ｓ
が極めて少ないために、必要とされるゲートあたり消１
Ｒ電力ｐｗの周波数依存性は非常に小さくなり、スイッ
チング周波数ＦＳが１ギガＨｚ　（１ギガはｌＯの９乗
）を超えるあたりまでは０．１ｍＷ程度で済む。ところ
が、スイッチング周波数ＦｓがｌＯメガＨ２程度以下に
なると、ゲートあたり消費電力ＰＷは、逆にＣＭＯ５回
路より大きくなってしまう、また、ＳＰＬ回路は、前節
で述べたように、バイポーラトランジスタとの複合回路
であるため、０Ｍ０３回路に比較して大きなレイアウト
所要面積を必要とする。

この実施例の高速論理集積回路装置では、前述のように
、例えば１ギガ）（ｚに近い比較的高い周波数のディジ
タル信号を伝達する論理部ＬＣＨが新しいＳＰＬ回路に
よって構成され、例えばｌＯメカＨｚ以下の比較的低い
周波数のディジタル信号を伝達する論理部ＬＣＬが従来
の０Ｍ０３回路によって構成される。これにより、論理
ｆｉＬｃＨでは、比較的高いスイッチング周波数を確保
しつつその低消費ｉ力比が実現されるとともに、論理部
ＬＣＬでは、所望のスイッチング速度を確保しかつその
高集積化を図りつ一つ、その低消費電力化が実現される
。その結果、高速論理集積回路装置の総合的な伝達特性
を高めつつ、その高集積化及び低消費重力化を推進でき
るものである。

以上の本実施例に示されるように、この発明をＮ　Ｔ　
Ｌ回路及びＳＰＬ回路ならびにＥＣＬ回路等の論理回路
さらにはこのような論理回路を基本として構成される高
速論理集積回路装置等の半導体集積回路装置に通用する
ことで、次のような作用効果が得られる。すなわち、 （１）ＮＴＬ回路及びＳＰＬ回路ならびにＥＣＬ回路等
の位相分割回路又は電流スイッチ回路を構成する人力ト
ランジスタのコレクタ負荷として、所定のレベル設定手
段ならびにこのレベル設定手段と並列形態に設けられ入
力信号に従って選択的にオン状態とされるスイッチ手段
とからなりそのインピーダンスが入力信号のレベルに従
って選択的に変化される可変インピーダンス手段を設け
ることで、上記トランジスタのコレクタノードに結合さ
れる１＄遊容量のチャージ及びディスチャージ動作を高
速化できるという効果が得られる。

（２）上記（１）項において、上記レベル設定手段を、
比較的大きな抵抗値を自するコレクタ抵抗又は所定の順
方向電圧を有するダイオードあるいはこのようなコレク
タ抵抗及びダイオードからなる直列回路により構成し、
上記スイッチ手段を、入力信号の論理振幅の絶始値のほ
ぼ中間値に相当するしきい値電圧を有するＰナヤン不ル
ＭＯＳＦＥＴにより構成することで、そのレイアウト所
要面積を抑えつつ可変インピーダンス手段を容易に実現
できるという効果が得られる。

（３）上記（１）項及び（２）項において、上記トラン
ジスタの動作電流を設定するエミッタ負荷の抵抗値を充
分に大きくし、これと並列形態にスピードアップキャパ
ンタを負荷することで、その伝達遅延時間を増大させる
ことな（、位相分割回路及び電流ス１ンナ回路の動作電
流を削減できるという効果が得られる。

（４）上記（１）項〜（３）項により、その高速動作を
妨げることなく、ＮＴＬ回路及びＳＰＬ回路ならびにＥ
ＣＬ厄路等の動作電流を大幅に削減できるという効果か
得られる。

（５）上記（１）項〜（４）項により、その高速動作を
保持しつつ、ＮＴＬ回路又はＳＰＬ回路あるいはＥＣＬ
回路を基本として構成される高速論理集積回路装置等の
高集積化及び低消費電力化を推進できるという効果が得
られる。

（６）上記（１）項〜（５）項により、そのマシンサイ
クルの高速化を図りつつ、高速論理集積回路装置からな
る高速コンピュータ等の小型化及び低消費電力化を図る
ことができるという効果が得られる。

（７）高速論理集積回路装置等の半導体集積回路装置に
おいて、比較的高い周波数のディジタル信号が伝達され
る論理部をＮＴＬ回路又はＳＰＬ回路あるいはＥＣＬ回
路により構成し、比較的低い周波数のディジタル信号が
伝達される論理部をＣＭＯＳ回路により構成することで
、その伝達遅延時間を縮小しつつ、各論理部の低消費電
力化を図ることができるという効果が得られる。

（８）上記（７）項において、ＮＴＬ回路及びＳＰＬ回
路ならびにＥＣＬ回路の位相分割回路又は電流スイッチ
回路を構成する入力トランジスタのコレクタ負荷として
、そのインピーダンスが入力信号のレベルに従って選択
的に変化される可変インピーダンス手段を設けることで
、上記トランジスタのコレクタ浮遊容置のチャージ及び
ディスチャージ動作を高速化できるため、その動作をさ
らに高速化しつつ、各論理部の低消費電力化を推進でき
るという効果が得られる。

（９）上記（７）項及び（８）項により、その総合的な
動作の高速化を図りつつ、高速論理集積回路Ｊｊｔ置等
の高集積化及び低消費重力化を図ることができるという
効果が得られる。

（１０）上記（７）項〜（９）項により、そのマシンサ
イクルの高速化を図りつつ、高速論理集積回路装置から
なる高速コンピュータ等の小型化及び低消費重力化を図
ることができるという効果が得られる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない０例えば、第１図な
いし＄６図ならびに第１３図において、入力信号Ｖｌ及
び出力信号■０又はＶＯｌ、ＶＯ２の信号振幅ならびに
その絶対値は任意であるし、可変インピーダンス手段Ｚ
Ｖ又はＺＶＩ、ＺＶ２ならびにレベル設定手段ＬＳ及び
スイッチング手段ＳＷの具体的構成は、種々考えられよ
う、また、ｇｉｉ１４図及び第５図に示されるダイオー
ドＤｃは、特にツェナーダイオードである必要はない。

第７図ないし第１１図ならびに第Ｉ４図において、電源
電圧ＶＣＣ及びＶＥＥの具体的な電圧値は、この実施例
による制約を受けないし、各論理回路の具体的な回路構
成ならびに論理構成は、種々の実施形態を採りうる。す
なわち、例えば、第７スにおいて、入力トランジスタＴ
’ｌは、＄ｌＯ図と同様に、並列形、聾とされる複数の
入力トランジスタに置き換えることができる。この場合
、ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１に代えて
、直列形態とされる複数のＰチャンネル間Ｏ３ＦＥＴを
設ける必要がある。また、第８図ないし第１０図におい
て、ＳＰＬ回路は、トランジスタＴ６のベース電位をク
ランプするための回路を備えるものであってもよい、ざ
らに、第１４ｉｆｆｌにおいて、人力トランジスタＴ１
１は、ＥＣＬ回路の論理構成に応じて複数のトランジス
タに置き換えることができるし、非反転又は反転出力信
号のみを出力するものであってもよい。第１７図におい
て、直列回路は、種々の論理形態を採りうるし、ノアゲ
ート回路以外の各種の論理ゲート回路によって構成する
ことができる。第１９図において、高速論理集積回路装
置は、三つ以上の論理部に分割されることもよい。また
、高速論理集積回路装置の論理部ＬＣＨは、ＮＴＬ回路
及びＥＣＬ回路を含むものであってもよい。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるＮＴＬ回路及びＳ
ＰＬ回路ならびにＥＣＬ回路さらにはこれらの論理回路
を基本構成としかつ高速コンビエータを構成する高速論
理集積回路装置に通用した場合について説明したが、そ
れに限定されるものではな（、例えば、上記論理回路を
基本的に踏襲する各種の論理回路や、このような論理回
路を基本構成とするゲートアレイ集積回路ならびに上記
高速論理集積回路装置又はゲートアレイ集積回路により
構成される各種ディジタル処理装置等にも通用できる。

この発明は、少なくとも位相分割回路又は電流スイッチ
回路を備える論理回路ならびにこのような論理回路を含
む半導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＮＴＬ回路及びＳＰＬ回路ならびにＥＣＬ
回路等の位相分割回路又は電流スイッチ回路を構成する
入力トランジスタのコレクタ負荷として、例えば比較的
大きな抵抗値を有するコレクタ抵抗と、これと並列形態
に設けられそのゲートに入力信号を受けかつ上記入力信
号の論理振幅の絶対値の中間値に相当するしきい値電圧
を有するＰチャンネルＭＯＳＦＥＴとからなる可変イン
ピーダンス手段を設けることで、上記入力トランジスタ
のコレクタ浮遊容量のチャージ及びディスチャージ動作
を高速化できるため、その高速動作を妨げることなく、
ＮＴＬ回路及びＳＰＬ回路ならびにＥＣＬ回路等の低消
費電力化を図ることができる。その結果、こ九らの論理
回路を基本構成とする高速論理集積回路装置等の高集積
化及び低消費電力化を推進できるとともに、高速論理集
積回路装置からなる高速コンピュータ等のマシンサイク
ルを高速化できる。

【図面の簡単な説明】

第１図は、この発明が通用されたＮＴＬ回路及びＳＰＬ
回路の第１の実施例を示す部分的な基本概念図、 ＠２図は、第１図のＮＴＬ回路及びＳＰＬ回路の一実施
例を示す部分的な基本構成図、第３図は、第２図のＮＴ
Ｌ回路及びＳＰＬ回路の第１の実施例を示す部分的な基
本回路図、＠４図は、第２図のＮＴＬ回路及びＳＰＬ回
路の第２の実施例を示す部分的な基本回路図、＠５図は
、第２図のＮＴＬ回路及びＳＰＬ回路の第３の実施例を
示す部分的な基本回路図、第６図は、この発明が適用さ
れたＮＴＬ回路及びＳＰＬ回路の他の実施例を示す部分
的な基本回路図、 第７図は、第３図の基本回路図に基づいたＮＴＬ回路の
一実施例を示す具体的回路図、第８図は、第３図の基本
回路図に基づいたＳＰＬ回路の第１の実施例を示す具体
的回路図、第９図は、８３図の基本回路図に基づいたＳ
ＰＬ回路の第２の実施例を示す具体的回路図、第１θ図
は、第３図の基本回路図に基づいたＳＰＬ回路の第３の
実施例を示す具体的回路図、第１１図は、第３図の基本
回路図に基づいたＳＰＬ回路の＠４の実施例を示す具体
的回路図、第１２図は、第１図ないし第１１図のＮＴＬ
回路及びＳＰＬ回路の一例を示す信号波形図、第１３図
は、この発明が通用されたＥＣＬ回路の一実施例を示す
基本概念図、 第１４図は、！第１３図のＥＣＬ回路の一実施例を示す
具体的回路図、 第１５図は、各種論理回路のゲートあたり消費電力と伝
達遅延時間との関係を示す特性図、第１６図は、各ｆ論
理回路の出力負荷容量の静電容量値と伝達遅延時間との
関係を示す特性図、第１７図は、この発明が通用された
論理回路からなる直列回路の一実施例を示す回路図、第
１８図は、第１７図の直列回路の一例を示す信号波形図
、 第１９図は、この発明が通用された高速論理集積回路装
置の一実施例を示す基板配置図、第２０図は、第１９図
の高速論理集積回路装置に含まれる各種論理回路のスイ
ッチング周波数とゲートあたり消費電力の関係を示す特
性図、第２１図は、従来のＮＴＬ回路の一例を示す回路
図、 第２２図は、従来のＳＰＬ回路の一例を示す回路図、 第２３図は、従来のＥＣＬ回路の一例を示す回路図、 ＄２４因は、第２１図ないし第２３図のＮＴＬ回路及び
ＳＰＬ回路ならびにＥＣＬ回路の一例を示す信号波形図
、 第２５図は、従来の論理回路からなる直列回路の一例を
示す回路図、 第２６図は、第２５図の直列回路の一例を示す信号波形
図である。 ＴＮ　・・・ＮＰＮ型バイポーラトランジスタ、Ｚ■・
・・可変インピーダンス手段、Ｃｃ・・・コレクタ浮遊
容量、ＲＥ　・・・エミンタ抵抗、Ｃ３・・・スピード
アンプキャパシタ。 ＬＳ・・・レベ）Ｌ設定手段、ＳＷ・・−スイッチ手段
。 Ｑｐ・・−ＰチャンネルＭＯＳＦＥＴ、Ｒｃ　−・・コ
レクタ抵抗。 ＤＣ・・・ツェナーダイオード。 １ｐ・・・ＰＮＰ型バイポーラトランジスタ、Ｑｓ　　
・・・ＮチャンネルＭＯＳＦＥＴ。 Ｔｌ−Ｔ１５・・・ＮＰＮ型バイポーラトランジスタ、
Ｑｌ−Ｑ７・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ２１・
・・ＮチャンネルＭＯＳＦＥＴ。 Ｒ１−Ｒ１２・・・抵抗、０１〜Ｃ３・・・キャパシタ
、ＣＬ　　・・・出力負荷容量。 Ｔｃｌ〜Ｔｃ　２．Ｔｓ、Ｔｏ１〜Ｔｏ２・・・ＮＰＮ
型バイポーラトランジスタ、ＺＶＩ−ＺＶ２・・・可変
インピーダンス手段、Ｒ３，ＲＤ　１〜Ｒｎ　２・・・
抵抗。 ＰＷ・・・ゲートあたり消費電力、ｔｐｄ・伝達遅延時
間、ＥＣＬ・・・ＥＣＬ回路、５ＰＬＮ・・・従来のＳ
ＰＬ回路、５ＰＬＢ・・・本発明によるＳＰＬ回路。 Ｎ０Ｉ−ＮＯＩＯ・・・ノアゲート回路。 ＬＳＩ　・・・高速論理集積回路装置、ＬＣＬ・・・Ｃ
ＭＯＳからなる論理部、ＬＣＨ・・・本発明によるＳＰ
Ｌ回路からなる論理部。 Ｆｓ・・・スイッチング周波数。 第１図

Claims (1)

1. 【特許請求の範囲】 １、そのベースに所定の入力信号を受けるバイポーラト
   ランジスタと、上記バイポーラトランジスタのコレクタ
   ・エミッタ経路に結合され、かつそのインピーダンスが
   上記入力信号の電位レベルに従って選択的に変化される
   可変インピーダンス手段とを具備することを特徴とする
   論理回路。 ２、上記可変インピーダンス手段は、第１の電源電圧が
   供給される第１の電源端子と上記バイポーラトランジス
   タのコレクタとの間に設けられるレベル設定手段と、上
   記レベル設定手段と並列形態に設けられ上記入力信号の
   レベルに従って選択的にオン状態とされるスイッチ手段
   とを含むものであることを特徴とする特許請求の範囲第
   １項記載の論理回路。 ３、上記レベル設定手段は、抵抗手段を含むものである
   ことを特徴とする特許請求の範囲第２項記載の論理回路
   。 ４、上記レベル設定手段は、ダイオードを含むものであ
   ることを特徴とする特許請求の範囲第２項記載の論理回
   路。 ５、上記レベル設定手段は、ダイオードと、上記ダイオ
   ードと直列に設けられる抵抗手段とを含むものであるこ
   とを特徴とする特許請求の範囲第２項記載の論理回路。 ６、上記バイポーラトランジスタは、ＮＰＮ型トランジ
   スタを含み、上記スイッチ手段は、そのゲートに上記入
   力信号を受けるＰチャンネルＭＯＳＦＥＴを含むもので
   あることを特徴とする特許請求の範囲第２項記載の論理
   回路。 ７、上記ＰチャンネルＭＯＳＦＥＴは、上記入力信号の
   論理振幅の絶対値のほぼ中間値に相当するしきい値電圧
   を持つように設計されるものであることを特徴とする特
   許請求の範囲第６項記載の論理回路。 ８、上記論理回路は、ＮＴＬ回路であって、さらに、上
   記バイポーラトランジスタのエミッタ負荷手段と並列形
   態に設けられるスピードアップキャパシタを備えるもの
   であることを特徴とする特許請求の範囲第１項、第２項
   、第６項又は第７項記載の論理回路。 ９、上記論理回路は、ＳＰＬ回路であって、さらに、上
   記バイポーラトランジスタのエミッタ負荷手段と並列形
   態に設けられるスピードアップキャパシタを備えるもの
   であることを特徴とする特許請求の範囲第１項、第２項
   、第６項又は第７項記載の論理回路。 １０、上記論理回路は、ＥＣＬ回路であることを特徴と
   する特許請求の範囲第１項、第２項、第６項又は第７項
   記載の論理回路。 １１、上記論理回路は、高速論理集積回路装置に含まれ
   るものであることを特徴とする特許請求の範囲第１項又
   は第２項記載の論理回路。 １２、上記高速論理集積回路装置は、伝達される信号の
   周波数に応じて選択的に使用される上記論理回路ならび
   にＣＭＯＳ回路を含むものであることを特徴とする特許
   請求の範囲第１項、第２項又は第１１項記載の論理回路
   。 １３、上記高速論理集積回路装置は、高速コンピュータ
   を構成するものであることを特徴とする特許請求の範囲
   第１項、第２項、第１１項又は第１２項記載の論理回路
   。 １４、伝達される信号の周波数に応じて選択的に使用さ
   れる第１及び第２の論理回路を具備することを特徴とす
   る半導体集積回路装置。 １５、上記第１の論理回路はＮＴＬ回路又はＳＰＬ回路
   あるいはＥＣＬ回路であって、上記第２の論理回路はＣ
   ＭＯＳ回路であることを特徴とする特許請求の範囲第１
   ４項記載の半導体集積回路装置。 １６、上記ＮＴＬ回路及びＳＰＬ回路ならびにＥＣＬ回
   路は、入力バイポーラトランジスタのコレクタ負荷とし
   て設けられかつそのインピーダンスが入力信号のレベル
   に従って選択的に変化される可変インピーダンス手段を
   備えるものであることを特徴とする特許請求の範囲第１
   ４項又は第１５項記載の半導体集積回路装置。 １７、上記可変インピーダンス手段は、第１の電源電圧
   と上記入力バイポーラトランジスタのコレクタとの間に
   設けられる抵抗手段と、上記抵抗手段と並列形態に設け
   られそのゲートに上記入力信号を受けるＰチャンネルＭ
   ＯＳＦＥＴとにより構成されるものであることを特徴と
   する特許請求の範囲第１４項、第１５項又は第１６項記
   載の半導体集積回路装置。 １８、入力信号が供給されるべき入力端子と、出力信号
   が供給されるべき出力端子と、それぞれ第１及び第２の
   電源電圧が供給されるべき第１及び第２の電源端子と、
   上記入力端子に結合されたベースならびに上記出力端子
   に結合されたコレクタを有するバイポーラトランジスタ
   と、上記第１の電源端子と上記バイポーラトランジスタ
   のコレクタとの間に結合され、上記バイポーラトランジ
   スタが導通状態とされるべきときそのインピーダンスが
   第１の値を有し、上記バイポーラトランジスタが非導通
   状態とされるべきときそのインピーダンスが上記第１の
   値より低い第２の値を有するように制御される可変イン
   ピーダンス手段と、上記バイポーラトランジスタのエミ
   ッタと上記第２の電源端子との間に結合されたエミッタ
   負荷手段とを含むことを特徴とする論理回路。