JPH03268332A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に係り、特に電界効果
トランジスタ等のゲート電極の形成方法に関するもので
ある。

〔従来の技術３ 第２図（−〜（ｅｌは従来の半導体装置の製造工程を示
す断面図で、図において、１はガリウムひ素等からなる
半導体基板、２は半導体展板１上に形成された半導体活
性層、３，４は半導体活性層２上に形成されたドレイン
′＃７１極およびソース電極、５はレジスト層、６は半
導体活性＠２に形成されたリセス領域、７はゲート電極
、７０はゲート電極金属である。

次に第２図（ａｌ〜（ｅｌにより半導体装置の製造方法
について説明する。まず、第２図（ａｌに示すように半
導体基板ｌ上に形成された半導体活性層２上にドレイン
電極３およびソース電極４が形成され、レジスト層５が
スピンコード法等により全面に積層される。次に、第２
図（ｂｌに示すようにしシスト層５にゲートパターニン
グか施され、第２図（ｃｌにおいて、パターニングされ
たレジスト層５をマスクとして半導体活性１１２を任意
の皺たけエツチングしリセス領域６を形成する。次に、
第２図（ｄｌに示すようにゲート電極金属７０を真空蒸
着法等により全面にｅ看する。次いで、リフトオフ法に
よりレジスト［ｉ５およびレジスト層５上のゲート電極
金属７０を除去し、リセス領域６内にゲート電極７が形
成され、第２図（ｅｌに示すような半導体装置か形成さ
れる。

〔発明が解決しようとする課題〕

従来の半導体装置の製造方法は以上のように構成されて
いたので、ゲート電極の断面構造は台形状になり、電界
効果トランジスタの高性能化を図っていく上で獣要とな
るポイントとしてゲート長（Ｌｇ）の短縮、ゲート折、
抗の低減が挙げられるが、従来の場合、ゲート長（Ｌｇ
）の短縮が図れても断面構造が台形状である為にゲート
抵抗が増加してしまう問題点があった。また、ゲートパ
ターニングを行なう領域は凹部となっている為、平担度
か良くないうえ、レジストの厚さが厚くなってしまうた
め、ゲート長短縮を図ってい（事か難かしいなどの問題
点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ゲート長の短縮を図るとともにゲート抵抗の
低減が図れる半導体装置の製造方法を得ることを目的と
する。

［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、第１のレジス
トｅ、平坦化した絶縁層、第２のレジスト層を順次積層
し、第２のレジスト層にケートパターニングを施し、第
２のレジスト層をマスクに絶縁層、第１のレジスト層を
異方性エツチングする。次に、絶縁層のみを選択的にエ
ツチングして第２のレジスト層をオーバーハング形状に
した後、ＲｒＢＥ等の斜めビーム入射により第２のレジ
スト層のオーバーハング部を任意の猷たけ後退させるよ
うにしたものである。

〔作　用〕

この発明における半導体装置の製造方法は、第１のレジ
スト層はデートパターニング寸法を保ったままで、第１
のレジスト層上の絶縁層および第２のレジスト層はゲー
トパターニング寸法より拡げた形状にできるので、形成
されたゲート電極の断面形状は半導体活性層と接触する
部分の長さ（ゲート長）は短かいまま上部が大きくなる
（いわゆるマツシュルームゲート）為、ゲート抵抗の低
減も図れる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図（ａｌ〜（４１はこの発明の半導体装置の製造工
程の一実施例を示す断面図で、図において、１〜７およ
び７０は前記従来のものと同一であるが、ここでは５は
第１のレジスト層と呼ぶ。８は第１のレジスト層５上に
積層された絶縁層、９は絶縁層８上に積層された第２の
レジスト層である。

次に、ＧａＡｓ　ＭＥＳ　ＦＥＴ　　の製造方法の場合
を例に第１図（ａｌ〜第１図（１）について説明する。

第１図（ａｔにおいて、半ｅ縁性Ｇａ　Ａｓ基板１上に
形成されたｎ型−Ｇａ　Ａｓ　などの半導体活性層２上
に、ドレイン電極３およびソース電極４か形成され、第
１のレジスト層５がスピンコード法等により全面に塗布
される。このとき、第１のレジスト層５の膜厚は段差部
をカバーできる範囲で、できるたけ薄くする方が望マし
い。次に第１図（ｂｌのように、第１のレジストｆｆ！
５上に絶縁層８（例えば、５ｉＣｈ・５ｉＯＮ−８ｉＮ
などの絶縁膜）を積層し平坦化する。この絶縁＠８の形
成は低温で行なえるプラズマＣＶＤ法やＥＣＲ（電子サ
イクロトロン共％〕ＣＶＤ法が良い。次いで、第１図（
ｃｌの如く、絶縁層８上に第２のレジス）Ｉｉｉ９を積
層し、ゲートパタニングを行なう。このとき、第２のレ
ジスト層９と第１のレジスト層５の材質は異なるものを
使用する。下地か平坦化されているため第２のレジスト
Ｉｌｉ！９は微細なゲートパターニングか可能となり、
ゲート長の短縮が図れることになる。また、第１図ｆｄ
ｌでは第２のレジストｒｔ４９をマスクとシテ、絶縁層
８およ第１のレジスト層５をＲＩＥ　（反応性イオンエ
ツチング）等により異方性エツチングする。次に第１図
（ｅｌにおいて、＃ｌ！、縁層８のみを選択的にエツチ
ングし所望の黴たけサイドエツチングさせ、第２のレジ
スト＠９かオーバーハング形状になるようにする。次に
第１図（ｆｌに示すように、第２のレジスト層９のオー
バーハング部を後退させる。この第２のレジスト層９を
後退させる方法としてはＲＩＢＥ　（反応性イオンビー
ムエツチング〕等を用い、入射ビームに絢度を持たせる
ことにより、オーバーハング部が後退するようにする。

ここで、第２のレジスト＃９と第１のレジスト層５の材
質が異なることから、両者の選択化を大きく取れる条件
を採用し、同時に第２のレジスト層９と絶縁層８の選択
化も大きくして置けは、第２のレジスト層９のゲートパ
ターニング部の寸法が拡がってきて入射ビームが下地側
へ入ってきても、第１のレジスト層５、絶縁層８はエツ
チングされず、第２のレジスト層９のエツチングのみ進
行していく。従って、第１のレジスト層５のケートパタ
ーニング寸法は初期のままの微細パターニングを維持で
きる。第２のレジスト層９のオーバーハング部の後退量
は任意の置であるが、ｅ線層８に対してオーバーハング
形状であるようにして置く。

これは、少工程で行なうリフトオフを容易にするためで
ある。

さらに、第１図（ｇ）において、第１のレジスト層５を
マスクとして半導体活性層２をエツチングしリセス鎮域
６を形成する。続いて、第１図ｆｈ）のように真空蒸着
法等によりゲート電極金属７０を全面に蒸着した後、リ
フトオフ法により第１のレジスト層５．絶縁＃８．第２
のレジスト層９および第２のレジスト層９上の不安のゲ
ート電極金属７０を除去し、リセス領域６内にゲート電
極７が形成され、最後に、第１図ｔｅｌのような半導体
装置が得られる。

〔発明の効果〕

以上のようにこの発明によれば、ゲートパターニングを
行なう第２のレジスト層は平坦化されるため、微細なゲ
ートパターニングか可能となりゲート長短縮が図れ、ま
た、この発明により得られるゲート電極の断面形状は、
マツシュルーム形状となる為、ゲート長短縮を実現し、
かつゲート抵抗の低減を達成できるので素子性能を向上
できるという効果がある。

【図面の簡単な説明】 第１図（ａＪ〜（ｉｔはこの発明の一実施例による半導
体装置の製造工程を示す断面図、第２図ｆａｔ〜（ｅ）
は従来の半導体装置の製造工程を示す断面図である。 図において、山は半導体基板、（２）は半導体活性層、
（３１はドレイン電極、（４）はソース電極、（５）は
第１のレジスト層、（６１はリセス鎖環、（７）はゲー
ト電極、（８）は絶縁層、（９）は第２のレジスト層、
（７０）はゲート電極金属を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図（シの１）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された半導体活性層上にソース電極
   、ドレイン電極を形成する工程と、第１のレジスト層、
   絶縁層、第２のレジスト層を順次積層する工程と、第２
   のレジスト層にゲートパターニングを施す工程と、第２
   のレジスト層をマスクに絶縁層、第１のレジスト層を異
   方性エッチングする工程と、絶縁層を選択的にエッチン
   グし所望の量だけサイドエッチングさせ、第２のレジス
   ト層をオーバーハング形状にする工程と、第２のレジス
   ト層を選択的に斜め入射のイオンビームによりエッチン
   グしオーバーハング部を任意の量だけ後退させる工程と
   、第１のレジスト層をマスクに半導体活性層をエッチン
   グしリセス領域を形成する工程と、ゲート電極金属を積
   層する工程と、第１のレジスト層、絶縁層、第２のレジ
   スト層及び第２のレジスト層上の不要のゲート電極金属
   を除去する工程とを備えたことを特徴とする半導体装置
   の製造方法。