JPH03276732A - 電極構造の形成方法とそれを用いた半導体装置 - Google Patents
電極構造の形成方法とそれを用いた半導体装置Info
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- JPH03276732A JPH03276732A JP7795490A JP7795490A JPH03276732A JP H03276732 A JPH03276732 A JP H03276732A JP 7795490 A JP7795490 A JP 7795490A JP 7795490 A JP7795490 A JP 7795490A JP H03276732 A JPH03276732 A JP H03276732A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電極構造の形成方法とそれを用いた半導体装置に関し、
半導体装置の高速動作を可能にすることを目的とし、
半導体基板のゲート領域に第１のレジストパターン）を
形成する工程と、前記第１のレジストパターンをマスク
としてオーミック電極および第１の絶縁膜をリフトオフ
形成する工程と、前記ゲート領域に露出したオーミック
電極の端部を含めて全面に第２の絶縁膜を形成し、その
上にゲート領域よりも大きな孔を開けた第２のレジスト
パターンを形成する工程と、前記第２のレジストパター
ンをマスクとして前記第２の絶縁膜を異方的にエツチン
グし、前記ゲート領域に露出したオーミック電極の端部
を覆って前記第２の絶縁膜からなるサイドウオールを形
成する工程と、同しく前記第２のレジストパターンをマ
スクとしてゲート電極をリフ１〜オフ形成する工程とを
少なくとも含むように電極構造の形成方法を構成する。
形成する工程と、前記第１のレジストパターンをマスク
としてオーミック電極および第１の絶縁膜をリフトオフ
形成する工程と、前記ゲート領域に露出したオーミック
電極の端部を含めて全面に第２の絶縁膜を形成し、その
上にゲート領域よりも大きな孔を開けた第２のレジスト
パターンを形成する工程と、前記第２のレジストパター
ンをマスクとして前記第２の絶縁膜を異方的にエツチン
グし、前記ゲート領域に露出したオーミック電極の端部
を覆って前記第２の絶縁膜からなるサイドウオールを形
成する工程と、同しく前記第２のレジストパターンをマ
スクとしてゲート電極をリフ１〜オフ形成する工程とを
少なくとも含むように電極構造の形成方法を構成する。
また、それを用いて半導体装置を構成する。
〔産業上の利用分野］
本発明は半導体装置、とくに、化合物半導体を用いた電
界効果トランジスタ（ＦＥＴ）の高速化のための電極構
造の形成方法の改良と、それを用いた半導体装置に関す
る。
界効果トランジスタ（ＦＥＴ）の高速化のための電極構
造の形成方法の改良と、それを用いた半導体装置に関す
る。
近年、ＦＥＴの高速化が要求され、そのためにゲート長
の短縮化が行われている。これにはりソグラフィ技術の
進歩による微細パターン形成が大きく貢献しているが、
単純に余りゲート長を短くすると種々の問題、たとえば
、ゲート電極のエレク１〜ロマイグレーションや製造プ
ロセスの不安定性その他プロセス互換性の欠除などが生
じるので、これらの問題を引き起こすことなくゲート長
を短くして高速化が実現できる技術の開発が求められて
いる。
の短縮化が行われている。これにはりソグラフィ技術の
進歩による微細パターン形成が大きく貢献しているが、
単純に余りゲート長を短くすると種々の問題、たとえば
、ゲート電極のエレク１〜ロマイグレーションや製造プ
ロセスの不安定性その他プロセス互換性の欠除などが生
じるので、これらの問題を引き起こすことなくゲート長
を短くして高速化が実現できる技術の開発が求められて
いる。
［従来の技術］
第３図ばＦＥＴ素子の例を示す断面図で、ＭＩＥＳＦＥ
Ｔ（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｅｒ ＦＥＴ
）の場合である。
Ｔ（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｅｒ ＦＥＴ
）の場合である。
図中、■は半導体基板で５たとえば、半絶縁性ＧａＡｓ
基板、１１はｎ型活性層（チャネル層）、１２はｎ゛高
トープ領域、３゛はオーミック電極、４”は第１の絶縁
膜、５゛は第２の絶縁膜、７゛はゲート電極である。な
お、ｇはゲート長、ｄはソース／ゲート間、あるいは、
ドレイン／ゲート間距離を示す。
基板、１１はｎ型活性層（チャネル層）、１２はｎ゛高
トープ領域、３゛はオーミック電極、４”は第１の絶縁
膜、５゛は第２の絶縁膜、７゛はゲート電極である。な
お、ｇはゲート長、ｄはソース／ゲート間、あるいは、
ドレイン／ゲート間距離を示す。
このような素子の電極構造を形成する一般的な方法の例
を以下に示す。
を以下に示す。
第４図は従来の製造方法の例を示す断面図で、主な工程
順に図示したものである。すなわち、ドーピングその他
の処理を終わった半導体基板１の上に、第１の絶縁膜４
゛、たとえば、厚さ２００ｎｍのＳｉＯ□膜を形成する
。次いで、図には示してないがゲート部を開けたホトレ
ジストパターンを形成したあと、前記第１の絶縁膜４゛
にゲート部開口を形成する。次いで、第２の絶縁膜５゛
として、たとえば、厚さ１５０ｎｍのＳｉＮをＣＶＤ法
などで形成する。次に、異方性エツチング、たとえば、
ＮＦ３ガス中でのりアクティブ・イオンエツチング（Ｒ
ＩＢ）により、前記ゲート部開口の第１の絶縁膜４゛の
端面を覆うサイドウオールを形成してゲート長ｇを適正
な大きさまで小さくする。次いで、ゲート電極７゛とし
て、たとえば、ＷＳｉを真空蒸着したあと図示したごと
きＴ型ゲートが残るようにレジストパターン６゛を形成
する。次いで、前記レジストパターン６゛をマスクとし
てゲート電極７”と第１の絶縁膜４゛をエツチングした
のち前記レジストバタン６′を除去する。最後に、オー
ミック電極３゛として、たとえば、１６０ ｎ ｍＡｕ
／１０ ｎ ｍＮｉ／３０ ｎ ｍＡｕＧｅ／基板とな
る順番にそれぞれ電子ビーム蒸着したあと、Ｎ２ガス雰
囲気中で４００°Ｃ，１分間加熱してアロイ化を行って
ソースおよびドレイン電極を形成してＦＥＴ素子を作成
している。
順に図示したものである。すなわち、ドーピングその他
の処理を終わった半導体基板１の上に、第１の絶縁膜４
゛、たとえば、厚さ２００ｎｍのＳｉＯ□膜を形成する
。次いで、図には示してないがゲート部を開けたホトレ
ジストパターンを形成したあと、前記第１の絶縁膜４゛
にゲート部開口を形成する。次いで、第２の絶縁膜５゛
として、たとえば、厚さ１５０ｎｍのＳｉＮをＣＶＤ法
などで形成する。次に、異方性エツチング、たとえば、
ＮＦ３ガス中でのりアクティブ・イオンエツチング（Ｒ
ＩＢ）により、前記ゲート部開口の第１の絶縁膜４゛の
端面を覆うサイドウオールを形成してゲート長ｇを適正
な大きさまで小さくする。次いで、ゲート電極７゛とし
て、たとえば、ＷＳｉを真空蒸着したあと図示したごと
きＴ型ゲートが残るようにレジストパターン６゛を形成
する。次いで、前記レジストパターン６゛をマスクとし
てゲート電極７”と第１の絶縁膜４゛をエツチングした
のち前記レジストバタン６′を除去する。最後に、オー
ミック電極３゛として、たとえば、１６０ ｎ ｍＡｕ
／１０ ｎ ｍＮｉ／３０ ｎ ｍＡｕＧｅ／基板とな
る順番にそれぞれ電子ビーム蒸着したあと、Ｎ２ガス雰
囲気中で４００°Ｃ，１分間加熱してアロイ化を行って
ソースおよびドレイン電極を形成してＦＥＴ素子を作成
している。
しかし、上記従来の電極構造の形成方法では、その形成
プロセスが複雑であり、かつ、第３図および第４図から
もわかるように素子が平坦化されておらず、高密度・大
規模のＩＣには適合しがたい。
プロセスが複雑であり、かつ、第３図および第４図から
もわかるように素子が平坦化されておらず、高密度・大
規模のＩＣには適合しがたい。
また、ソース／ゲート間距離ｄも大きいのでソース抵抗
Ｒ５が充分小さくならず、高速化に限界が生じるなど多
くの問題があり、その解決が必要であった。
Ｒ５が充分小さくならず、高速化に限界が生じるなど多
くの問題があり、その解決が必要であった。
上記の課題は、半導体基板１のゲート領域に第１のレジ
ストパターン２を形成する工程と、前記第１のレジスト
パターン２をマスクとしてオーミック電極３および第１
の絶縁膜４をリフトオフ形成する工程と、前記ゲート領
域に露出したオーミック電極３の端部を含めて全面に第
２の絶縁膜５を形成し、その上にゲート領域よりも大き
な孔を開けた第２のレジストパターン６を形成する工程
と、前記第２のレジストパターン６をマスクとして前記
第２の絶縁膜５を異方的にエツチングし、前記ゲート領
域に露出したオーミック電極３の端部を覆って前記第２
の絶縁膜５からなるサイドウオールを形成する工程と、
同じく前記第２のレジストパターン６をマスクとしてゲ
ート電極７をリフトオフ形成する工程とを少なくとも含
む電極構造の形成方法と、それを用いて製造した半導体
装置により解決することができる。
ストパターン２を形成する工程と、前記第１のレジスト
パターン２をマスクとしてオーミック電極３および第１
の絶縁膜４をリフトオフ形成する工程と、前記ゲート領
域に露出したオーミック電極３の端部を含めて全面に第
２の絶縁膜５を形成し、その上にゲート領域よりも大き
な孔を開けた第２のレジストパターン６を形成する工程
と、前記第２のレジストパターン６をマスクとして前記
第２の絶縁膜５を異方的にエツチングし、前記ゲート領
域に露出したオーミック電極３の端部を覆って前記第２
の絶縁膜５からなるサイドウオールを形成する工程と、
同じく前記第２のレジストパターン６をマスクとしてゲ
ート電極７をリフトオフ形成する工程とを少なくとも含
む電極構造の形成方法と、それを用いて製造した半導体
装置により解決することができる。
本発明によれば、その形成プロセス上から素子の平坦化
が可能で、かつ、ソース／ゲート間距離ｄが第２の絶縁
膜５のサイドウオールの厚さだけに短縮されるので、Ｉ
Ｃの高密度・大規模化とともに高速化が可能となるので
ある。
が可能で、かつ、ソース／ゲート間距離ｄが第２の絶縁
膜５のサイドウオールの厚さだけに短縮されるので、Ｉ
Ｃの高密度・大規模化とともに高速化が可能となるので
ある。
第１図は本発明の実施例を示す断面図で、主な工程順に
電極構造の形成状態を分かり易く示したものである。
電極構造の形成状態を分かり易く示したものである。
工程（１）ニド−ピングその他の処理を終わった半導体
基板１．たとえば、ＧａＡｓ基板の上にゲート部となる
大きさ０．５ｍｍの第１のホトレジストパターン２を形
成する。
基板１．たとえば、ＧａＡｓ基板の上にゲート部となる
大きさ０．５ｍｍの第１のホトレジストパターン２を形
成する。
工程（２）：前記処理基板上にオーミック電極３として
、たとえば、１６０ ｎｍＡｕ／１０ ｎｍＮｉ／３０
ｎｍＡｕＧｅ／基板となる順番にそれぞれ電子ビーム
蒸着したあと、引き続き第１の絶縁膜４として、たとえ
ば、厚さ２００ｎｍのＳｉｎｇを同じく電子ビーム蒸着
する。
、たとえば、１６０ ｎｍＡｕ／１０ ｎｍＮｉ／３０
ｎｍＡｕＧｅ／基板となる順番にそれぞれ電子ビーム
蒸着したあと、引き続き第１の絶縁膜４として、たとえ
ば、厚さ２００ｎｍのＳｉｎｇを同じく電子ビーム蒸着
する。
工程（３）：前記処理基板から前記第１のホトレジスト
パターン２を溶解除去してゲート部開口を形成したあと
、Ｎ２ガス雰囲気中で４００８Ｃ，１分間加熱してアロ
イ化を行ってオーミックコンタクトのソースおよびドレ
イン電極を形成する。
パターン２を溶解除去してゲート部開口を形成したあと
、Ｎ２ガス雰囲気中で４００８Ｃ，１分間加熱してアロ
イ化を行ってオーミックコンタクトのソースおよびドレ
イン電極を形成する。
工程（４）：前記処理基板の上に第２の絶縁膜５として
、たとえば、厚さ１２０ｎｍのＳｉＮをＣＶＤ法で形成
したあと、図示したごときＴ型グート開口部が残るよう
に第２のレジストパターン６を形成する。
、たとえば、厚さ１２０ｎｍのＳｉＮをＣＶＤ法で形成
したあと、図示したごときＴ型グート開口部が残るよう
に第２のレジストパターン６を形成する。
工程（５）：前記処理基板の第２の絶縁膜５を異方性エ
ツチング、たとえば、ＮＦ、ガス中でのりアクティブ・
イオンエツチング（ＲＩＥ）により、前記ゲート部開口
のオーミック電極３と第１の絶縁膜４の端面を覆う前記
第２の絶縁膜５からなるサイドウオールが形成されるよ
うにエツチングする。このとき第１の絶縁膜４のＳｉＯ
□はエツチングされることが殆どない。
ツチング、たとえば、ＮＦ、ガス中でのりアクティブ・
イオンエツチング（ＲＩＥ）により、前記ゲート部開口
のオーミック電極３と第１の絶縁膜４の端面を覆う前記
第２の絶縁膜５からなるサイドウオールが形成されるよ
うにエツチングする。このとき第１の絶縁膜４のＳｉＯ
□はエツチングされることが殆どない。
工程（６）：前記処理基板上に引き続きゲート電極７と
して、たとえば、厚さ１２０ｎｍの＾ｌを真空蒸着した
あと、前記第２のレジストパターン６を溶解除去すれば
本発明の電極構造が形成される。
して、たとえば、厚さ１２０ｎｍの＾ｌを真空蒸着した
あと、前記第２のレジストパターン６を溶解除去すれば
本発明の電極構造が形成される。
なお、上記の本発明方法ではゲート電極７の形成よりも
前に、オーミック電極３のアロイ化を済ませているので
、ゲート電極７はｉのごとき低融点の金属が使用できる
という利点もある。
前に、オーミック電極３のアロイ化を済ませているので
、ゲート電極７はｉのごとき低融点の金属が使用できる
という利点もある。
第２図は本発明装置の実施例を示す断面図である。半導
体基板１．たとえば、半絶縁性ＧａＡｓ基板に形成され
たｎ型活性層（チャネル層）１１．ｎ゛高トープ領域１
２の上に、上記本発明によりゲート電極７とソース／
ドレインの両オーミック電極４の平坦な電極構造が形成
されていることがわかる。
体基板１．たとえば、半絶縁性ＧａＡｓ基板に形成され
たｎ型活性層（チャネル層）１１．ｎ゛高トープ領域１
２の上に、上記本発明によりゲート電極７とソース／
ドレインの両オーミック電極４の平坦な電極構造が形成
されていることがわかる。
さらに、ソース／ゲート間距離ｄは第２の絶縁膜５のサ
イドウオール部のみで構成されているので、本発明によ
るＦＥＴ素子の場合的０．１ μｍと従来のもの＼約０
．５μｍに比較して著しく短縮され。
イドウオール部のみで構成されているので、本発明によ
るＦＥＴ素子の場合的０．１ μｍと従来のもの＼約０
．５μｍに比較して著しく短縮され。
その結果、ソース抵抗Ｒ３は約０．３Ωｍｍと従来の約
１７２に低減された。
１７２に低減された。
なお、前記の諸国面で説明したものと同等の部分につい
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
ては同一符号を付し、かつ、同等部分についての説明は
省略する。
上記実施例では基板１としてＧａＡｓ基板を用いたが、
他の半導体基板を使用してもよい。
他の半導体基板を使用してもよい。
以上述べた実施例は一例を示したもので、本発明の趣旨
に添うものである限り、使用する素材や構成など適宜好
ましいもの、あるいはその組み合わせを用いることがで
きることは言うまでもない。
に添うものである限り、使用する素材や構成など適宜好
ましいもの、あるいはその組み合わせを用いることがで
きることは言うまでもない。
以上説明したように、本発明によれば素子の平坦化が可
能で、かつ、ソース／ゲート間距離ｄが第２の絶縁膜５
のサイドウオールの厚さだけに短縮されるので、ソース
抵抗Ｒ３は約０．３Ωｍｍと従来の約１／２に低減され
高速化が達成される。したがって、ＦＥＴなど半導体Ｉ
Ｃの規模の拡大と性能の向上に寄与するところが極めて
大きい。
能で、かつ、ソース／ゲート間距離ｄが第２の絶縁膜５
のサイドウオールの厚さだけに短縮されるので、ソース
抵抗Ｒ３は約０．３Ωｍｍと従来の約１／２に低減され
高速化が達成される。したがって、ＦＥＴなど半導体Ｉ
Ｃの規模の拡大と性能の向上に寄与するところが極めて
大きい。
第１図は本発明の実施例を示す断面図、第２図は本発明
装置の実施例を示す断面図、第３図はＦＥＴ素子の例を
示す断面図、第４図は従来の製造方法の例を示す断面図
である。 図において、 １は半導体基板、 ２は第１のレジストパターン、 ３はオーミック電極、 ４は第１の絶縁膜、 １ ５は第２の絶縁膜、 ６は第２のレジストパターン、 ７はゲート電極である。 ２ ンナ；発日Ｎ１（置ｎ実多φ乞４婢ｊ１乞示Ｖｔｆｒｔ
力す図霊 ２ 記 イ足迷のＦＥＴ賽子／１介１１を示す町自記従来／）製
造方法ｎ今１１を示イ婢面図１４ 記
装置の実施例を示す断面図、第３図はＦＥＴ素子の例を
示す断面図、第４図は従来の製造方法の例を示す断面図
である。 図において、 １は半導体基板、 ２は第１のレジストパターン、 ３はオーミック電極、 ４は第１の絶縁膜、 １ ５は第２の絶縁膜、 ６は第２のレジストパターン、 ７はゲート電極である。 ２ ンナ；発日Ｎ１（置ｎ実多φ乞４婢ｊ１乞示Ｖｔｆｒｔ
力す図霊 ２ 記 イ足迷のＦＥＴ賽子／１介１１を示す町自記従来／）製
造方法ｎ今１１を示イ婢面図１４ 記
Claims (2)
- （１）半導体基板（１）のゲート領域に第１のレジスト
パターン（２）を形成する工程と、 前記第１のレジストパターン（２）をマスクとしてオー
ミック電極（３）および第１の絶縁膜（４）をリフトオ
フ形成する工程と、 前記ゲート領域に露出したオーミック電極（３）の端部
を含めて全面に第２の絶縁膜（５）を形成し、その上に
ゲート領域よりも大きな孔を開けた第２のレジストパタ
ーン（６）を形成する工程と、前記第２のレジストパタ
ーン（６）をマスクとして前記第２の絶縁膜（５）を異
方的にエッチングし、前記ゲート領域に露出したオーミ
ック電極（３）の端部を覆って前記第２の絶縁膜（５）
からなるサイドウォールを形成する工程と、 同じく前記第２のレジストパターン（６）をマスクとし
てゲート電極（７）をリフトオフ形成する工程とを少な
くとも含むことを特徴とした電極構造の形成方法。 - （２）請求項（１）記載の電極構造の形成方法を用いて
製造することを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7795490A JPH03276732A (ja) | 1990-03-27 | 1990-03-27 | 電極構造の形成方法とそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7795490A JPH03276732A (ja) | 1990-03-27 | 1990-03-27 | 電極構造の形成方法とそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276732A true JPH03276732A (ja) | 1991-12-06 |
Family
ID=13648399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7795490A Pending JPH03276732A (ja) | 1990-03-27 | 1990-03-27 | 電極構造の形成方法とそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276732A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109726A (ja) * | 2005-10-11 | 2007-04-26 | Oki Electric Ind Co Ltd | 傾斜面の形成方法、配線構造体及びその形成方法、段差構造の被覆層、並びに、半導体装置 |
| JP2011077123A (ja) * | 2009-09-29 | 2011-04-14 | Oki Electric Industry Co Ltd | ゲート電極の形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴ |
-
1990
- 1990-03-27 JP JP7795490A patent/JPH03276732A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109726A (ja) * | 2005-10-11 | 2007-04-26 | Oki Electric Ind Co Ltd | 傾斜面の形成方法、配線構造体及びその形成方法、段差構造の被覆層、並びに、半導体装置 |
| JP2011077123A (ja) * | 2009-09-29 | 2011-04-14 | Oki Electric Industry Co Ltd | ゲート電極の形成方法、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法及びＡｌＧａＮ／ＧａＮ−ＨＥＭＴ |
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