JPH03268651A - 二重化電子交換装置 - Google Patents
二重化電子交換装置Info
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- JPH03268651A JPH03268651A JP6732090A JP6732090A JPH03268651A JP H03268651 A JPH03268651 A JP H03268651A JP 6732090 A JP6732090 A JP 6732090A JP 6732090 A JP6732090 A JP 6732090A JP H03268651 A JPH03268651 A JP H03268651A
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- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
電話およびデータ通信の結合化を目指すＩＳＤＮ（Ｉｎ
ｔｅｇｒａｔｅｃｌ ５ｅｒｖｉｃｅｓ Ｄｉｇｉｔａ
ｌ Ｎａｔｗｏｒｋ）およびパケット交換技術における
データリング制御に係る二重化電子交換装置に関し、 再開発生の原因を容易に分析でき保守の効率化が図れる
二重化電子交換装置を提出することを目的とし、 ハード障害要因をセーブし、前記リセット手段が動作し
ても該ハード障害要因が初期化されない第１の記憶手段
と、ファームウェア再開要因および詳細情報をセーブし
、前記リセット手段が動作する前にセーブされたファー
ムウェア障害要因および詳細情報を前記第１の記憶手段
へ複写する第２の記憶手段とを有するように構成する。
ｔｅｇｒａｔｅｃｌ ５ｅｒｖｉｃｅｓ Ｄｉｇｉｔａ
ｌ Ｎａｔｗｏｒｋ）およびパケット交換技術における
データリング制御に係る二重化電子交換装置に関し、 再開発生の原因を容易に分析でき保守の効率化が図れる
二重化電子交換装置を提出することを目的とし、 ハード障害要因をセーブし、前記リセット手段が動作し
ても該ハード障害要因が初期化されない第１の記憶手段
と、ファームウェア再開要因および詳細情報をセーブし
、前記リセット手段が動作する前にセーブされたファー
ムウェア障害要因および詳細情報を前記第１の記憶手段
へ複写する第２の記憶手段とを有するように構成する。
本発明は電話およびデータ通信の結合化を目指すＩＳＤ
Ｎ（Ｉｎｔｅｇｒａｔｅｄ ５ｅｒｖｉｃｅｓ Ｄｉｇ
ｉｔａｌ〜ａｔｗｏｒｋ＞およびパケット交換技術にお
けるデータリング制御に係る二重化電子交換装置に関す
る。
Ｎ（Ｉｎｔｅｇｒａｔｅｄ ５ｅｒｖｉｃｅｓ Ｄｉｇ
ｉｔａｌ〜ａｔｗｏｒｋ＞およびパケット交換技術にお
けるデータリング制御に係る二重化電子交換装置に関す
る。
近年ｌ５ＯＮの結合に伴い、従来の音声等の接続に代表
される回線交換技術から誤り再生機能を持つパケット交
換技術へ比重が移りつつあり、本発明は後者のパケット
交換技術に関するものであり、年々増加の一途をたどる
ペケット交換プログラムのデパックおよび障害発生時の
保守の効率化に関する。
される回線交換技術から誤り再生機能を持つパケット交
換技術へ比重が移りつつあり、本発明は後者のパケット
交換技術に関するものであり、年々増加の一途をたどる
ペケット交換プログラムのデパックおよび障害発生時の
保守の効率化に関する。
電子交換装置の信頼性を向上させるために、装置自体の
回路設計に注意を払うほかに各構成装置をどのように組
み合せて運転させるか、どのように補って動作させたら
より効果的に装置全体として信頼性を高めることができ
るかに考慮が払われる。このために、予備装置を置き、
故障したら直ちに切り替えて正常動作を続行させる二重
化を図っている。全てを二重化するのは不経済であるが
電子交換装置の重要な部分は完全な二重化が図られてい
る。第１０図は従来の電子交換装置のＤＬＣ制御装置（
ＤＬＣＣ）の二重化を示す。電子交換装置全体構成の説
明は実施例の項で詳細になされるので、ここでは省略す
る。本図においてディジタル加入者シェルフ１１ 、２
１（Ｄｉｇｉｔｕｌ ５ｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ
Ｃｉｒｃｕｉｔ ５ｈｅｌｆ：ＤＬＣ３Ｈ）は呼処理を
しているアクト（ＡＣＴ）系、待機中であるスタンバイ
系（ＳＢＹ）のＤＬＣ制御装置１６ 、２６（Ｄｉｇｉ
ｔａｌ ５ｕｂｓｃｒｉｂｅｒ ＬｉｎｅＣｉｒｃｕｉ
ｔ Ｃｏｎｔｒｏｌｌｅｒ：ＤＬＣＣ）を含む。ＤＬＣ
Ｃ＃０１６ とＤＬＣＣ＃１２６とが二重化をなす。第
１１図は従来の電子交換装置のＤＬＣ制御装置の切り替
えを示す図である。本図において、アクト系の０ＬＣＣ
＃ ０は呼処理中であり、スタンバイ系のＤＬＣＣ＃
１が待機中であって、システムをダウンさせるような例
えばウオッチドツクエラー等の障害が発生すると、これ
を検知して直ちにリセットルーチンが動作し、作業を中
断し、［］ＬＣＣ＃ １がアクト系になり、作業を再開
する。第１０図に示すようにスタンバイ系になったＤＬ
ＣＣ＃ ０にリセットがかかる前の短時間にエミユレー
タを接続し、システム障害がおきた時点までのダンプデ
ータでシュミレートしどの辺に障害があるか調べる。か
くしてかかるシステムデパックにより障害を除去してス
タンバイ系に組み込み二重化による信頼性の向上を図っ
ていた。
回路設計に注意を払うほかに各構成装置をどのように組
み合せて運転させるか、どのように補って動作させたら
より効果的に装置全体として信頼性を高めることができ
るかに考慮が払われる。このために、予備装置を置き、
故障したら直ちに切り替えて正常動作を続行させる二重
化を図っている。全てを二重化するのは不経済であるが
電子交換装置の重要な部分は完全な二重化が図られてい
る。第１０図は従来の電子交換装置のＤＬＣ制御装置（
ＤＬＣＣ）の二重化を示す。電子交換装置全体構成の説
明は実施例の項で詳細になされるので、ここでは省略す
る。本図においてディジタル加入者シェルフ１１ 、２
１（Ｄｉｇｉｔｕｌ ５ｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ
Ｃｉｒｃｕｉｔ ５ｈｅｌｆ：ＤＬＣ３Ｈ）は呼処理を
しているアクト（ＡＣＴ）系、待機中であるスタンバイ
系（ＳＢＹ）のＤＬＣ制御装置１６ 、２６（Ｄｉｇｉ
ｔａｌ ５ｕｂｓｃｒｉｂｅｒ ＬｉｎｅＣｉｒｃｕｉ
ｔ Ｃｏｎｔｒｏｌｌｅｒ：ＤＬＣＣ）を含む。ＤＬＣ
Ｃ＃０１６ とＤＬＣＣ＃１２６とが二重化をなす。第
１１図は従来の電子交換装置のＤＬＣ制御装置の切り替
えを示す図である。本図において、アクト系の０ＬＣＣ
＃ ０は呼処理中であり、スタンバイ系のＤＬＣＣ＃
１が待機中であって、システムをダウンさせるような例
えばウオッチドツクエラー等の障害が発生すると、これ
を検知して直ちにリセットルーチンが動作し、作業を中
断し、［］ＬＣＣ＃ １がアクト系になり、作業を再開
する。第１０図に示すようにスタンバイ系になったＤＬ
ＣＣ＃ ０にリセットがかかる前の短時間にエミユレー
タを接続し、システム障害がおきた時点までのダンプデ
ータでシュミレートしどの辺に障害があるか調べる。か
くしてかかるシステムデパックにより障害を除去してス
タンバイ系に組み込み二重化による信頼性の向上を図っ
ていた。
しかしながら従来のシステムデパックでは、障害発生は
レジスタに記憶されるがリセット（ＲＢＳＢＴ）ルーチ
ンの動作により、その記憶内容が初期化されてしまう。
レジスタに記憶されるがリセット（ＲＢＳＢＴ）ルーチ
ンの動作により、その記憶内容が初期化されてしまう。
障害発生がリセット直前に接続されたエミレータによる
シュミレーションにより早期に発見されれば特に問題は
ないが、ＤＬＬＣの処理するプログラムが複雑化になる
と、障害がどこで発生したかを絞り込むのにオペレータ
の熟練と感にたよっており長期を要するという問題があ
った。
シュミレーションにより早期に発見されれば特に問題は
ないが、ＤＬＬＣの処理するプログラムが複雑化になる
と、障害がどこで発生したかを絞り込むのにオペレータ
の熟練と感にたよっており長期を要するという問題があ
った。
かかる場合にはそのＤＬＬＣはスタンバイ系としての機
能を発揮できず、二重化という役割を果たせず他の機器
で充当することとするとそのための在庫を確保しなけれ
ばならず経済コスト上不利になる。
能を発揮できず、二重化という役割を果たせず他の機器
で充当することとするとそのための在庫を確保しなけれ
ばならず経済コスト上不利になる。
原因等を抽出）を確実に把握し保守の効率化が図れる二
重化電子交換装置を提供することを目的とする。
重化電子交換装置を提供することを目的とする。
第１図は本発明の原理構成を示す図である。本発明は前
記問題点を解決するために、二重化電子交換装置におい
て、第１の記憶手段１と第２の記憶手段２とを備える。
記問題点を解決するために、二重化電子交換装置におい
て、第１の記憶手段１と第２の記憶手段２とを備える。
第１の記憶手段１はハード障害要因（Ｄ１）をセーブし
、アクト系からスタンバイ系に切り替わる前に動作する
リセット手段３が動作にも該要因（Ｄ１）は初期化され
ない。
、アクト系からスタンバイ系に切り替わる前に動作する
リセット手段３が動作にも該要因（Ｄ１）は初期化され
ない。
第２の記憶手段２は再開処理時に分析するファームウェ
ア再開要因（Ｄ２）および詳細情報（Ｄ３）をセーブし
、前記リセット手段３で初期化される前にセーブされた
要因（Ｄ２）および詳細情報（Ｄ３）が前記第１の記憶
手段（１）へ複写される。
ア再開要因（Ｄ２）および詳細情報（Ｄ３）をセーブし
、前記リセット手段３で初期化される前にセーブされた
要因（Ｄ２）および詳細情報（Ｄ３）が前記第１の記憶
手段（１）へ複写される。
第１図において、本発明の二重化電子交換装置によれば
第１の記憶手段１にセーブされたハード障害要因（Ｄ１
）は、従来のようにリセット手段３によって初期化され
ることはなく、元のスタンバイ系から切り替えられたア
クト系はこのハード障害要因（ＤＩ）を吸い上げて、上
位装置に報告可能になり、よってシステムデパックが容
易になり、保守の効率化が図れる。さらにファームウェ
ア再開処理時に対してもユーザの選択によりハード障害
と同様に扱うことができる。すなわちリセット手段３が
動作する前に第２の記憶手段２にセーブされたファーム
ウェア再開要因（Ｄ２）および詳細記憶（Ｄ３）は第１
の記憶手段１へ複写されるので、切り替え後にスタンバ
イ系になった元のアクト系の上位装置への吸い上げが容
易になされる。
第１の記憶手段１にセーブされたハード障害要因（Ｄ１
）は、従来のようにリセット手段３によって初期化され
ることはなく、元のスタンバイ系から切り替えられたア
クト系はこのハード障害要因（ＤＩ）を吸い上げて、上
位装置に報告可能になり、よってシステムデパックが容
易になり、保守の効率化が図れる。さらにファームウェ
ア再開処理時に対してもユーザの選択によりハード障害
と同様に扱うことができる。すなわちリセット手段３が
動作する前に第２の記憶手段２にセーブされたファーム
ウェア再開要因（Ｄ２）および詳細記憶（Ｄ３）は第１
の記憶手段１へ複写されるので、切り替え後にスタンバ
イ系になった元のアクト系の上位装置への吸い上げが容
易になされる。
以下、本発明の実施例について図面を参照して説明する
。第２図は本発明の実施例に係る二重化電子交換装置を
示す図である。本図の構成を説明する。■本図は、ディ
ジタル加入者線シェルフ（Ｄｉｇｉｔａｌ ５ｕｂｓｃ
ｒｉｂｅｒ Ｌｉｎｅ Ｃ１ｒｃｕｉｔ ５ｈｅｌｆ
： ０ＬＣ５Ｈ）１１ 、２１が接続され、通信情報を
ｌ５ＤＮ （ＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅｓ
Ｄｉｇｉｔａｌ Ｎａｔｗｏｒｋ）によって送受信する
交換ネットワーク１３とを含む。各ディジクル加入者線
シェルフ１１ 、２１はそれぞれ加入者線１２ 、２２
と、各該加入者線１２ 、２２に接続されるディジタル
加入者回路（Ｄｉｇｉｔａｌ ５ｕｂｓｃｒｉｂｅｒ
Ｌｉｎｅ Ｃ１ｒｃｕｉｔ ： ＤＬＣ）１４ 、２４
と各該ディジタル加入者回路１４ 、２４および前記交
換ネットワーク１３と接続する多重分割装置（Ｌｉｎｅ
ＣｏｎｃｅｎｔｒａｔｏｒＴｉｍｅ ５ｉｖｉｔｃｈ
： ＬＴＳＷ） １５ 、２５と、各前記ディジタル
加入者回路１４．２４および各前記多重分離装置１５
、２５と接続するＤＬＣ制御装置１５ 、２６ （Ｄｉ
ｇｉｔａｌ ５ｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ Ｃ１ｒ
ｃｕｉｔＣｏｎｔｒｏｌｌｅｒ ： ＤＬＣＣ）とを含
む。寺尚、各ディジタル加入者線シェルフ１１ 、２１
内の加入者制御装置１６゜２６、多重分離装置１５ 、
２５は、それぞれ二重化されている。また、その中の加
入者回路１４ 、２４は、それぞれ複数収容可能であり
、接続回線数に対応して実装される。さらに本図はディ
ジタル加入者線シェルフ１１ 、２１の各前ＤＬＣ制御
装置１６ 、２６と接続する信号処理制御装置２７（Ｓ
ｉｇｎａｌｌｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ：５ＧＣ）
と、該信号処理制御装置２７と接続しかつ中央処理装置
２９ （ＣＰ［１）および主メモリ部３０ （ＭＭ）か
らなる回線制御プロセッサ２８（Ｌｉｎｅ Ｐｒｏｃｅ
−ｓｓｏｒ ： ＬＰＲ）と、前記交換ネットワーク１
３と接続しかつチャンネル制御装置３１（Ｃｈａｎｎｅ
ｌ Ｃｏｎｔｒｏｌｌｅｒ：ＣＣ）および主メモリ部３
２ （ＭＭ）からなる呼処理装置３３（ＣａｌｌＰｒｏ
ｃｅｓｓｏｒ ： ＣＰＲ）とを含む。
。第２図は本発明の実施例に係る二重化電子交換装置を
示す図である。本図の構成を説明する。■本図は、ディ
ジタル加入者線シェルフ（Ｄｉｇｉｔａｌ ５ｕｂｓｃ
ｒｉｂｅｒ Ｌｉｎｅ Ｃ１ｒｃｕｉｔ ５ｈｅｌｆ
： ０ＬＣ５Ｈ）１１ 、２１が接続され、通信情報を
ｌ５ＤＮ （ＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅｓ
Ｄｉｇｉｔａｌ Ｎａｔｗｏｒｋ）によって送受信する
交換ネットワーク１３とを含む。各ディジクル加入者線
シェルフ１１ 、２１はそれぞれ加入者線１２ 、２２
と、各該加入者線１２ 、２２に接続されるディジタル
加入者回路（Ｄｉｇｉｔａｌ ５ｕｂｓｃｒｉｂｅｒ
Ｌｉｎｅ Ｃ１ｒｃｕｉｔ ： ＤＬＣ）１４ 、２４
と各該ディジタル加入者回路１４ 、２４および前記交
換ネットワーク１３と接続する多重分割装置（Ｌｉｎｅ
ＣｏｎｃｅｎｔｒａｔｏｒＴｉｍｅ ５ｉｖｉｔｃｈ
： ＬＴＳＷ） １５ 、２５と、各前記ディジタル
加入者回路１４．２４および各前記多重分離装置１５
、２５と接続するＤＬＣ制御装置１５ 、２６ （Ｄｉ
ｇｉｔａｌ ５ｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ Ｃ１ｒ
ｃｕｉｔＣｏｎｔｒｏｌｌｅｒ ： ＤＬＣＣ）とを含
む。寺尚、各ディジタル加入者線シェルフ１１ 、２１
内の加入者制御装置１６゜２６、多重分離装置１５ 、
２５は、それぞれ二重化されている。また、その中の加
入者回路１４ 、２４は、それぞれ複数収容可能であり
、接続回線数に対応して実装される。さらに本図はディ
ジタル加入者線シェルフ１１ 、２１の各前ＤＬＣ制御
装置１６ 、２６と接続する信号処理制御装置２７（Ｓ
ｉｇｎａｌｌｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ：５ＧＣ）
と、該信号処理制御装置２７と接続しかつ中央処理装置
２９ （ＣＰ［１）および主メモリ部３０ （ＭＭ）か
らなる回線制御プロセッサ２８（Ｌｉｎｅ Ｐｒｏｃｅ
−ｓｓｏｒ ： ＬＰＲ）と、前記交換ネットワーク１
３と接続しかつチャンネル制御装置３１（Ｃｈａｎｎｅ
ｌ Ｃｏｎｔｒｏｌｌｅｒ：ＣＣ）および主メモリ部３
２ （ＭＭ）からなる呼処理装置３３（ＣａｌｌＰｒｏ
ｃｅｓｓｏｒ ： ＣＰＲ）とを含む。
第３図は第２図におけるＤＬＣ制御装置（ＤＬＣＣ）の
構成と系間の通信を示す図である。本図のＤＬＣ制御装
置はアクト系における第２図のディジタル加入者回路（
ＤＬＣＨ４からのｌ５ＯＨによる２Ｂ＋Ｄチヤンネルの
多重、分離を制御する機能と、階層構成されたＤチャン
ネルのレイヤ２の終端と信号処理制御装置（ＳＧＣ）２
７との通信制御機能を備え、具体的には各系間システム
０．１において、リードオンメモリーＲＯＭ／ランダム
アクセスメモリーＲＡＭ４１．５１と、中央処理装置（
ＣＰＵ）４２ 、５２と、シリアルデータをパラレルに
変換し前言己ＲＡＭに書き込みまたは書き込まれたデー
タをシリアルに変換し出力するスキャン／信号ダイヤル
記憶制御装置（Ｓｃａｎ／ＳＯＭｅｍｏｒｙ Ｃｏｎｔ
ｒｏｌｌｅｒ） ４３ 、５３と、システム０．１間で
音声２Ｂチヤンネルの通信を制御する系間通信部４４
、５４と、前記ディジタル加入者回路（ＤＬＣ）１４お
よび信号処理制御装置（ＳＧＣ）２７と通信する回線４
５ 、５５と、システム０．１間でＤチャンネルの通信
を制御するためのデータバッファ４６ 、４７ 、５６
、５７と、これらを管理する系管理４８ 、５８と、
ローカルバス４９ 、５９とを含む。第４Ａ図は第１の
記憶手段および第２の記憶手段を示す図である。本図に
おける第１の記憶手段１、第２の記憶手段２はパワオン
で共に初期化されるが、リセットでは第１の記憶手段１
は初期化されず、第２の記憶手段２は初期化される。第
１の記憶手段１は（１）ウオッチドツクエラー、パリテ
ィエラー、プロテクトエラー等のハード障害要因Ｄ１を
セーブし、第２の記憶手段２は（ｕ）ふくそう、ファイ
ル入れ替え等のファームウェア障害Ｄ２、（ｉｉｉ））
ランザクジョン詳細情報Ｄ３をセーブする。
構成と系間の通信を示す図である。本図のＤＬＣ制御装
置はアクト系における第２図のディジタル加入者回路（
ＤＬＣＨ４からのｌ５ＯＨによる２Ｂ＋Ｄチヤンネルの
多重、分離を制御する機能と、階層構成されたＤチャン
ネルのレイヤ２の終端と信号処理制御装置（ＳＧＣ）２
７との通信制御機能を備え、具体的には各系間システム
０．１において、リードオンメモリーＲＯＭ／ランダム
アクセスメモリーＲＡＭ４１．５１と、中央処理装置（
ＣＰＵ）４２ 、５２と、シリアルデータをパラレルに
変換し前言己ＲＡＭに書き込みまたは書き込まれたデー
タをシリアルに変換し出力するスキャン／信号ダイヤル
記憶制御装置（Ｓｃａｎ／ＳＯＭｅｍｏｒｙ Ｃｏｎｔ
ｒｏｌｌｅｒ） ４３ 、５３と、システム０．１間で
音声２Ｂチヤンネルの通信を制御する系間通信部４４
、５４と、前記ディジタル加入者回路（ＤＬＣ）１４お
よび信号処理制御装置（ＳＧＣ）２７と通信する回線４
５ 、５５と、システム０．１間でＤチャンネルの通信
を制御するためのデータバッファ４６ 、４７ 、５６
、５７と、これらを管理する系管理４８ 、５８と、
ローカルバス４９ 、５９とを含む。第４Ａ図は第１の
記憶手段および第２の記憶手段を示す図である。本図に
おける第１の記憶手段１、第２の記憶手段２はパワオン
で共に初期化されるが、リセットでは第１の記憶手段１
は初期化されず、第２の記憶手段２は初期化される。第
１の記憶手段１は（１）ウオッチドツクエラー、パリテ
ィエラー、プロテクトエラー等のハード障害要因Ｄ１を
セーブし、第２の記憶手段２は（ｕ）ふくそう、ファイ
ル入れ替え等のファームウェア障害Ｄ２、（ｉｉｉ））
ランザクジョン詳細情報Ｄ３をセーブする。
第４Ｂ図は第４Ａ図の第１の記憶手段および第２の記憶
手段の構成を示す図である。本図において、第１の記憶
手段１は第１のＣＰＵ ４２のレジスタおよび第１のＲ
ＡＭ ４１からなり、第２の記憶手段２は第２のＣＰｔ
１４２のレジスタと第２のＲＡＭ ４１とからなる。第
１の記憶手段１に記憶されたハード障害要因Ｄ１はリセ
ット手段３によっては初期化されず上位装置へ報告後に
クリヤされ障害除去後スタンバイ系として復帰する。第
２の記憶手段２に記憶されたファームウェア再開要因Ｄ
２および詳細情報Ｄ３はリセット手段３によって初期化
される前に第１の記憶手段１へ複写される。
手段の構成を示す図である。本図において、第１の記憶
手段１は第１のＣＰＵ ４２のレジスタおよび第１のＲ
ＡＭ ４１からなり、第２の記憶手段２は第２のＣＰｔ
１４２のレジスタと第２のＲＡＭ ４１とからなる。第
１の記憶手段１に記憶されたハード障害要因Ｄ１はリセ
ット手段３によっては初期化されず上位装置へ報告後に
クリヤされ障害除去後スタンバイ系として復帰する。第
２の記憶手段２に記憶されたファームウェア再開要因Ｄ
２および詳細情報Ｄ３はリセット手段３によって初期化
される前に第１の記憶手段１へ複写される。
第１の記憶手段１および第２の記憶手段２への入出力は
、割込みポインタテーブルを備える第３図のＣＰＬＩ
４２がＲＯＭ／ＲＡＭ ４１のＲＡＭに内蔵するＮＩＭ
ルーチン、リセットルーチンのファームウェアプログラ
ム等を呼出す所定のアドレスを設定することによって行
われる。
、割込みポインタテーブルを備える第３図のＣＰＬＩ
４２がＲＯＭ／ＲＡＭ ４１のＲＡＭに内蔵するＮＩＭ
ルーチン、リセットルーチンのファームウェアプログラ
ム等を呼出す所定のアドレスを設定することによって行
われる。
次に動作を説明する。第５図はハード障害による再開を
示す図である。本図において、アクト系（ＡＣＴ）にウ
オッチドツクエラー、パリティエラープロテクトエラー
等のハード障害が発生するとＣＰＵ ４２または５２に
よって、無条件割込み（ＮｏｎＭａｓｋａｂｌｅ Ｉｎ
ｔｅｒｒｕｐｔ ： ＮＭＩ） ルーチンが動作する。
示す図である。本図において、アクト系（ＡＣＴ）にウ
オッチドツクエラー、パリティエラープロテクトエラー
等のハード障害が発生するとＣＰＵ ４２または５２に
よって、無条件割込み（ＮｏｎＭａｓｋａｂｌｅ Ｉｎ
ｔｅｒｒｕｐｔ ： ＮＭＩ） ルーチンが動作する。
これにより今まで行われていた仕事は中断する。
第７図はＮＩＭルーチンの動作を示す図である。
本図において、第２の記憶手段２の記憶内容である要因
Ｄ２が零か否かを判断する（ステップ１）。
Ｄ２が零か否かを判断する（ステップ１）。
要因Ｄ２が零ならば、第１の記憶手段１には要因Ｄ１の
ハード障害が記憶され（ステップ２）、さらに詳細情報
を記憶しくステップ３）、次のＲＥＳＥＴルーチンへ進
む（ステップ４）。第６図はファームウェアによる再開
を示す図である。本図においてアクト系にふくそう、フ
ァイル入れ替え等のファームウェアによる再開要因Ｄ１
が生ずると、第２の記憶手段２に設定した後ＮＩＭを発
生させ（１１０レジスタをたたくとＮＩＭを発生する回
路がある）ＮＩＭルーチンが動作し、第７図においてス
テップ１を介してステップ５で要因２の内容を第２の記
憶手段２から第１の記憶手段へコピーし要因１の内容と
みなし、ステップ３．４へ進む。次にリセットルーチン
を動作させるか第６図に示すように要因Ｄ２を第１の記
憶手段１にコピーするに必要な時間だけ動作開始を遅延
させる。
ハード障害が記憶され（ステップ２）、さらに詳細情報
を記憶しくステップ３）、次のＲＥＳＥＴルーチンへ進
む（ステップ４）。第６図はファームウェアによる再開
を示す図である。本図においてアクト系にふくそう、フ
ァイル入れ替え等のファームウェアによる再開要因Ｄ１
が生ずると、第２の記憶手段２に設定した後ＮＩＭを発
生させ（１１０レジスタをたたくとＮＩＭを発生する回
路がある）ＮＩＭルーチンが動作し、第７図においてス
テップ１を介してステップ５で要因２の内容を第２の記
憶手段２から第１の記憶手段へコピーし要因１の内容と
みなし、ステップ３．４へ進む。次にリセットルーチン
を動作させるか第６図に示すように要因Ｄ２を第１の記
憶手段１にコピーするに必要な時間だけ動作開始を遅延
させる。
このリセットルーチンが動作すると、第２の記憶手段２
が初期化される。しかし本願の特徴である第１の記憶手
段１の内容は初期化されず保存されている。その後アク
ト （ＡＣＴ）系からスタンバイ系（ＳＤＹ）へ実行が
切り替えられ、これまでのアクト系はスタンバイ系にな
る。第８図は切り替え後のアクト系の動作を示す図であ
る。本図においてアクト系自身の第１の言己憶手段１の
配憶内容である要因１の有無の判断をする（ステップ１
）。もし要因Ｄ１が零でなく障害がある場合には要因Ｄ
２を読み出す自系ダウンコードを設定しくステップ２）
、得られた内容を上位装置に報告しくステップ３）、障
害が除去されるのを待つ。ステップでアクト系の要因Ｄ
１が零であるならば、スタンバイ系の要因Ｄ１を吸い上
げるダウンコードを設定する（ステップ４）。次にスタ
ンバイ系へダウンコード要求を行い（ステップ５）、ス
タンバイ系からのダウンコード応答を受け（ステップ６
）、要因１の内容を上位装置へ報告するし、中断した作
業を再開する（ステップ８）。第９図は第８図のステッ
プ５の後に続く動作を示す図である。スタンバイ系では
アクト系からのダウンコード要求を受け（ステップ１）
、第１の記憶手段１に記憶されている要因Ｄ１の内容を
アクト系へ転送してダウンコード要求に応答する（ステ
ップ２）。その後第１の記憶手段１の要因Ｄ１をクリア
して障害除去を待つ（ステップ４）。かくして従来はリ
セットによってハード障害の要因がクリヤされていたが
本発明ではハード障害をセーブしさらには必要に応じて
ファーム要因もセーブでき、プログラムのデパックおよ
び障害発生時の保守の効率化を図れる。
が初期化される。しかし本願の特徴である第１の記憶手
段１の内容は初期化されず保存されている。その後アク
ト （ＡＣＴ）系からスタンバイ系（ＳＤＹ）へ実行が
切り替えられ、これまでのアクト系はスタンバイ系にな
る。第８図は切り替え後のアクト系の動作を示す図であ
る。本図においてアクト系自身の第１の言己憶手段１の
配憶内容である要因１の有無の判断をする（ステップ１
）。もし要因Ｄ１が零でなく障害がある場合には要因Ｄ
２を読み出す自系ダウンコードを設定しくステップ２）
、得られた内容を上位装置に報告しくステップ３）、障
害が除去されるのを待つ。ステップでアクト系の要因Ｄ
１が零であるならば、スタンバイ系の要因Ｄ１を吸い上
げるダウンコードを設定する（ステップ４）。次にスタ
ンバイ系へダウンコード要求を行い（ステップ５）、ス
タンバイ系からのダウンコード応答を受け（ステップ６
）、要因１の内容を上位装置へ報告するし、中断した作
業を再開する（ステップ８）。第９図は第８図のステッ
プ５の後に続く動作を示す図である。スタンバイ系では
アクト系からのダウンコード要求を受け（ステップ１）
、第１の記憶手段１に記憶されている要因Ｄ１の内容を
アクト系へ転送してダウンコード要求に応答する（ステ
ップ２）。その後第１の記憶手段１の要因Ｄ１をクリア
して障害除去を待つ（ステップ４）。かくして従来はリ
セットによってハード障害の要因がクリヤされていたが
本発明ではハード障害をセーブしさらには必要に応じて
ファーム要因もセーブでき、プログラムのデパックおよ
び障害発生時の保守の効率化を図れる。
以上説明したように本発明によれば、ハード障害の要因
がセーブされているのでシステムデバッりが容易になる
ことが期待される。さらにこのハード障害の要因のセー
ブ手段を利用してファームウェア再開の要因も任意にセ
ーブできるようにしたので、使用状況に応じてシステム
デパックが容易になることが期待される。
がセーブされているのでシステムデバッりが容易になる
ことが期待される。さらにこのハード障害の要因のセー
ブ手段を利用してファームウェア再開の要因も任意にセ
ーブできるようにしたので、使用状況に応じてシステム
デパックが容易になることが期待される。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例に係る二重化電子交換装置を示
す図、 第３図は第２図におけるＤＬＣ制御装置（ＤＬＣＣ）の
構成と系間の通信を示す図、 第４Ａ図は第１の記憶手段および第２の記憶手段を示す
図、 第４Ｂ図は第４Ａ図の第１の記憶手段および第２の記憶
手段の構成を示す図、 第５図はハード障害による再開を示す図、第６図はファ
ームウェアによる再開を示す図、第７図はＮＩＭルーチ
ンの動作を示す図、第８図は切り替え後のアクト系の動
作を示す図、第９図は第８図のステップ５の後に続く動
作を示す図、 第１０図は従来の電子交換装置のＤ Ｌ Ｃ！（Ｊ御装
置（ＤＬＣＣ）の二重化を示す図、 第１１図は従来の電子交換装置のＤＬＣ制御装置の切り
替えを示す図である。 図において、 １・・・第１の記憶手段、 ２・・・第２の記憶手段、
３・・・リセット手段。
す図、 第３図は第２図におけるＤＬＣ制御装置（ＤＬＣＣ）の
構成と系間の通信を示す図、 第４Ａ図は第１の記憶手段および第２の記憶手段を示す
図、 第４Ｂ図は第４Ａ図の第１の記憶手段および第２の記憶
手段の構成を示す図、 第５図はハード障害による再開を示す図、第６図はファ
ームウェアによる再開を示す図、第７図はＮＩＭルーチ
ンの動作を示す図、第８図は切り替え後のアクト系の動
作を示す図、第９図は第８図のステップ５の後に続く動
作を示す図、 第１０図は従来の電子交換装置のＤ Ｌ Ｃ！（Ｊ御装
置（ＤＬＣＣ）の二重化を示す図、 第１１図は従来の電子交換装置のＤＬＣ制御装置の切り
替えを示す図である。 図において、 １・・・第１の記憶手段、 ２・・・第２の記憶手段、
３・・・リセット手段。
Claims (1)
- 【特許請求の範囲】 １、アクト系の障害時にリセット手段（３）により該ア
クト系をリセットしてスタンバイ系に切り替える二重化
電子交換装置において、 ハード障害要因（Ｄ１）をセーブし、前記リセット手段
（３）が動作しても該ハード障害要因（Ｄ１）が初期化
されない第１の記憶手段（１）と、 ファームウェア再開要因（Ｄ２）および詳細情報（Ｄ３
）をセーブし、前記リセット手段（３）が動作する前に
セーブされたファームウェア再開要因（Ｄ２）および詳
細情報（Ｄ３）を前記第１の記憶手段（１）へ複写する
第２の記憶手段（２）とを有することを特徴とする二重
化電子交換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067320A JPH0834511B2 (ja) | 1990-03-19 | 1990-03-19 | 二重化電子交換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067320A JPH0834511B2 (ja) | 1990-03-19 | 1990-03-19 | 二重化電子交換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268651A true JPH03268651A (ja) | 1991-11-29 |
| JPH0834511B2 JPH0834511B2 (ja) | 1996-03-29 |
Family
ID=13341611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067320A Expired - Fee Related JPH0834511B2 (ja) | 1990-03-19 | 1990-03-19 | 二重化電子交換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834511B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923740A (en) * | 1997-03-21 | 1999-07-13 | Fujitsu Limited | Relief method of billing data in ATM switching system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202062A (ja) * | 1988-02-08 | 1989-08-15 | Toshiba Corp | 交換機システム |
-
1990
- 1990-03-19 JP JP2067320A patent/JPH0834511B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202062A (ja) * | 1988-02-08 | 1989-08-15 | Toshiba Corp | 交換機システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923740A (en) * | 1997-03-21 | 1999-07-13 | Fujitsu Limited | Relief method of billing data in ATM switching system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834511B2 (ja) | 1996-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |