JPH0326867B2 - - Google Patents
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- JPH0326867B2 JPH0326867B2 JP59102044A JP10204484A JPH0326867B2 JP H0326867 B2 JPH0326867 B2 JP H0326867B2 JP 59102044 A JP59102044 A JP 59102044A JP 10204484 A JP10204484 A JP 10204484A JP H0326867 B2 JPH0326867 B2 JP H0326867B2
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- JP
- Japan
- Prior art keywords
- signal
- output
- ram
- time
- circuit
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
本発明はコンピユータシステムに係わり、特に
一対のマイクロコンピユータにて一つの記憶部を
共用するコンピユータシステムの共用記憶部の制
御回路に関する。 通常２台のマイクロコンピユータにて一つの記
憶部を共用するようにしたコンピユータシステム
は例えば第１図のように構成されている。すなわ
ち、マイクロコンピユータ１ａは各種の演算処理
を実行するCPU（中央処理装置）２ａを有し、こ
のCPU２ａはデータバス、アドレスバス等から
なるバスライン３ａを介してプログラム等の固定
データを記憶するROM（リードオンリメモリ）
４ａ、外部から各種データが入力されるＩ／Ｏイ
ンターフエース５ａ、この／Ｏイターフエース
５ａを介して入力される各種の可変データを記憶
するRAM（ランダムアクセスメモリ）６ａを制
御する。同様に、マイクロコンピユータ１ｂにお
いても、CPU２ｂはバスライン３ｂを介して
ROM４ｂ、IOインターフエース５ｂ，RAM６
ｂを制御する。さらに、各CPU２ａ，２ｂは各
バスライン３ａ，３ｂに接続された共用記憶部と
してのRAM７を制御する。 前記各RAM６ａ，６ｂおよび共用のRAM７
は例えば第２図のように構成されている。すなわ
ち、各RAM６ａ，６ｂには各CPU２ａ，２ｂが
それぞれ専用に書込み読出しアクセスするアドレ
ス領域（0000〜7FFF，A000〜FFFF）が形成さ
れており、共用のRAM７には双方のCPU２ａ，
２ｂが共通にアクセスできるアドレス領域（8000
〜9FFF）が形成されている。 そして、仮にマイクロコンピユータ１ａが共用
のRAM７を使用しようとすると、まず、CPU２
ａはバスライン３ａがRAM７に接続されている
か否かを調べ、接続されていなければＩ／Ｏイン
ターフエース５ａを介してマイクロコンピユータ
１ｂに対してRAM７使用の要求信号（REQ）を
送出する。マイクロコンピユータ１ａからの要求
信号をＩ／Ｏインターフエース５ｂを介して受信
したマイクロコンピユータ１ｂのCPU２ｂは、
自己がRAM７を使用していない時マイクロコン
ピユータ１ａに対して許諾信号（ACK）を返信
すると共に、バスライン３ｂとRAM７とを切離
す。許諾信号を受信したCPU２ａはバスライン
３ａとRAM７とを接続した後、RAM７に対す
るデータの書込み読出しアクセスを実行する。 しかしながら、このように構成されたコンピユ
ータシステムにおいては次のような問題があつ
た。すなわち、共用記憶部としてのRAM７をい
ずれのマイクロコンピユータ２ａ，２ｂが使用す
るかの判断をマイクロコンピユータ１ａ，１ｂ間
のプログラムによる信号の授受でおこなつてい
る。したがつて、いずれか一方のCPUがRAM７
を使用する場合、必ず前述した信号の授受を含む
プログラムを実行しなければならないので、書込
み読出し指令が外部から入力された時刻から実際
にRAM７に対するデータの書込み読出しが実行
されるまでに要する時間が増大し、コンピユータ
システム全体のデータ処理速度が低下する問題が
あつた。 また、制御プログラム全体が複雑化する問題も
あつた。 さらに、複数のマイクロコンピユータからの要
求信号（REQ）の要求順序を要求信号記憶部で
記憶し、その要求順序に従つて、共通RAMに対
する使用を許可する許可信号を、許可したマイク
ロコンピユータへ送出する回路が提唱されている
（特開昭54−12537号公報）。しかし、この回路に
おいては、要求信号をそのまま許可信号としてマ
イクロコンピユータへ送出しているので、共通
RAMに対するデータの書込み読出し誤動作が発
生する懸念がある。 本発明はこのような問題を解決するためになさ
れたものであり、その目的とするところは、共用
記憶部に対する書込み読出しを制御する制御回路
を選択回路、切換回路、単安定回路、パルス発生
回路等の論理回路で構成することによつて、デー
タ処理速度を増大できると共に、上記共用記憶部
に対するデータの書込み読出しを確実に実行でき
るコンピユータシステムの共用記憶部の制御回路
を提供することにある。 以下本発明の一実施例を図面を用いて説明す
る。 第３図は実施例のコンピユータシステムの共用
記憶部の制御回路を適用したコンピユータシステ
ムを示すブロツク構成図であり、第１図と同一部
分には同一符号が付してある。 この実施例においては、各マイクロコンピユー
タ１０ａ，１０ｂの各CPU１１ａ，１１ｂは、
それぞれ自己専用のROM４ａ，４ｂ、Ｉ／Ｏイ
ンターフエース５ａ，５ｂ、RAM６ａ，６ｂを
制御すると共に、共用記憶部としてのRAM１２
を制御する。 第４図は上記コンピユータシステムの共用記憶
部の制御回路を示すブロツク構成図であり、他の
RAM６ａ，６ｂ等に対する各制御回路は省略さ
れている。第３図の各マイクロコンピユータ１０
ａ，１０ｂのCPU１１ａ，１１ｂの各データ端
子Ｄ，Ｄ０〜は各データバス１３ａ，１３ｂ、デ
ータ制御バスバツフア１４ａ，１４ｂを介して前
記共用のRAM１２のデータ端子Ｄ，Ｄ０〜に接
続されている。同様に各CPU１１ａ，１１ｂの
各アドレス端子Ａ，Ａ０〜はアドレスバス１５
ａ，１５ｂ、アドレス制御バスバツフア１６ａ，
１６ｂを介してRAM１２のアドレス端子Ａ，Ａ
０〜に接続されている。 CPU１１ａ，１１ｂの出力端子Ｒ／から各
アドレス制御バスバツフア１６ａ，１６ｂを介し
て出力される読出し書込み信号ｅはそれぞれデー
タ制御バスバツフア１４ａ，１４ｂのDIR端子へ
入力される。さらに、各CPU１１ａ，１１ｂの
RAMRQ端子から出力される前記共用のRAM１
２の使用を要求するロー(L)アクテイブの各要求信
号ｂ，ａは、選択回路としてのＲ−Ｓフリツプフ
ロツプ１７のセツト端子Ｓおよびリセツト端子Ｒ
へ入力される。 前記Ｒ−Ｓフリツプフロツプ１７は第７図に示
すようにハイ(H)アクテイブで動作するフリツプフ
ロツプであり、２個のインバータ１７ａ，１７ｂ
と２個のナンドゲート１７ｃ，１７ｄとで構成さ
れている。このＲ−Ｓフリツプフロツプ１７の真
理値表は周知のように下記の通りである。
一対のマイクロコンピユータにて一つの記憶部を
共用するコンピユータシステムの共用記憶部の制
御回路に関する。 通常２台のマイクロコンピユータにて一つの記
憶部を共用するようにしたコンピユータシステム
は例えば第１図のように構成されている。すなわ
ち、マイクロコンピユータ１ａは各種の演算処理
を実行するCPU（中央処理装置）２ａを有し、こ
のCPU２ａはデータバス、アドレスバス等から
なるバスライン３ａを介してプログラム等の固定
データを記憶するROM（リードオンリメモリ）
４ａ、外部から各種データが入力されるＩ／Ｏイ
ンターフエース５ａ、この／Ｏイターフエース
５ａを介して入力される各種の可変データを記憶
するRAM（ランダムアクセスメモリ）６ａを制
御する。同様に、マイクロコンピユータ１ｂにお
いても、CPU２ｂはバスライン３ｂを介して
ROM４ｂ、IOインターフエース５ｂ，RAM６
ｂを制御する。さらに、各CPU２ａ，２ｂは各
バスライン３ａ，３ｂに接続された共用記憶部と
してのRAM７を制御する。 前記各RAM６ａ，６ｂおよび共用のRAM７
は例えば第２図のように構成されている。すなわ
ち、各RAM６ａ，６ｂには各CPU２ａ，２ｂが
それぞれ専用に書込み読出しアクセスするアドレ
ス領域（0000〜7FFF，A000〜FFFF）が形成さ
れており、共用のRAM７には双方のCPU２ａ，
２ｂが共通にアクセスできるアドレス領域（8000
〜9FFF）が形成されている。 そして、仮にマイクロコンピユータ１ａが共用
のRAM７を使用しようとすると、まず、CPU２
ａはバスライン３ａがRAM７に接続されている
か否かを調べ、接続されていなければＩ／Ｏイン
ターフエース５ａを介してマイクロコンピユータ
１ｂに対してRAM７使用の要求信号（REQ）を
送出する。マイクロコンピユータ１ａからの要求
信号をＩ／Ｏインターフエース５ｂを介して受信
したマイクロコンピユータ１ｂのCPU２ｂは、
自己がRAM７を使用していない時マイクロコン
ピユータ１ａに対して許諾信号（ACK）を返信
すると共に、バスライン３ｂとRAM７とを切離
す。許諾信号を受信したCPU２ａはバスライン
３ａとRAM７とを接続した後、RAM７に対す
るデータの書込み読出しアクセスを実行する。 しかしながら、このように構成されたコンピユ
ータシステムにおいては次のような問題があつ
た。すなわち、共用記憶部としてのRAM７をい
ずれのマイクロコンピユータ２ａ，２ｂが使用す
るかの判断をマイクロコンピユータ１ａ，１ｂ間
のプログラムによる信号の授受でおこなつてい
る。したがつて、いずれか一方のCPUがRAM７
を使用する場合、必ず前述した信号の授受を含む
プログラムを実行しなければならないので、書込
み読出し指令が外部から入力された時刻から実際
にRAM７に対するデータの書込み読出しが実行
されるまでに要する時間が増大し、コンピユータ
システム全体のデータ処理速度が低下する問題が
あつた。 また、制御プログラム全体が複雑化する問題も
あつた。 さらに、複数のマイクロコンピユータからの要
求信号（REQ）の要求順序を要求信号記憶部で
記憶し、その要求順序に従つて、共通RAMに対
する使用を許可する許可信号を、許可したマイク
ロコンピユータへ送出する回路が提唱されている
（特開昭54−12537号公報）。しかし、この回路に
おいては、要求信号をそのまま許可信号としてマ
イクロコンピユータへ送出しているので、共通
RAMに対するデータの書込み読出し誤動作が発
生する懸念がある。 本発明はこのような問題を解決するためになさ
れたものであり、その目的とするところは、共用
記憶部に対する書込み読出しを制御する制御回路
を選択回路、切換回路、単安定回路、パルス発生
回路等の論理回路で構成することによつて、デー
タ処理速度を増大できると共に、上記共用記憶部
に対するデータの書込み読出しを確実に実行でき
るコンピユータシステムの共用記憶部の制御回路
を提供することにある。 以下本発明の一実施例を図面を用いて説明す
る。 第３図は実施例のコンピユータシステムの共用
記憶部の制御回路を適用したコンピユータシステ
ムを示すブロツク構成図であり、第１図と同一部
分には同一符号が付してある。 この実施例においては、各マイクロコンピユー
タ１０ａ，１０ｂの各CPU１１ａ，１１ｂは、
それぞれ自己専用のROM４ａ，４ｂ、Ｉ／Ｏイ
ンターフエース５ａ，５ｂ、RAM６ａ，６ｂを
制御すると共に、共用記憶部としてのRAM１２
を制御する。 第４図は上記コンピユータシステムの共用記憶
部の制御回路を示すブロツク構成図であり、他の
RAM６ａ，６ｂ等に対する各制御回路は省略さ
れている。第３図の各マイクロコンピユータ１０
ａ，１０ｂのCPU１１ａ，１１ｂの各データ端
子Ｄ，Ｄ０〜は各データバス１３ａ，１３ｂ、デ
ータ制御バスバツフア１４ａ，１４ｂを介して前
記共用のRAM１２のデータ端子Ｄ，Ｄ０〜に接
続されている。同様に各CPU１１ａ，１１ｂの
各アドレス端子Ａ，Ａ０〜はアドレスバス１５
ａ，１５ｂ、アドレス制御バスバツフア１６ａ，
１６ｂを介してRAM１２のアドレス端子Ａ，Ａ
０〜に接続されている。 CPU１１ａ，１１ｂの出力端子Ｒ／から各
アドレス制御バスバツフア１６ａ，１６ｂを介し
て出力される読出し書込み信号ｅはそれぞれデー
タ制御バスバツフア１４ａ，１４ｂのDIR端子へ
入力される。さらに、各CPU１１ａ，１１ｂの
RAMRQ端子から出力される前記共用のRAM１
２の使用を要求するロー(L)アクテイブの各要求信
号ｂ，ａは、選択回路としてのＲ−Ｓフリツプフ
ロツプ１７のセツト端子Ｓおよびリセツト端子Ｒ
へ入力される。 前記Ｒ−Ｓフリツプフロツプ１７は第７図に示
すようにハイ(H)アクテイブで動作するフリツプフ
ロツプであり、２個のインバータ１７ａ，１７ｂ
と２個のナンドゲート１７ｃ，１７ｄとで構成さ
れている。このＲ−Ｓフリツプフロツプ１７の真
理値表は周知のように下記の通りである。
【表】
なお、Q-1，-1は一つ前の出力状態を示す。
このＲ−Ｓフリツプフロツプ１７の各出力端子
Ｑ，Ｑから出力される出力信号はそれぞれ遅延回
路１８ａ，１８ｂを介してオアゲート１９のそれ
ぞれの入力端子へ入力されると共に、各アドレス
制御バスバツフア１６ａ，１６ｂの各ゲート端子
Ｇへ印加される。オアゲート１９の出力信号は単
安定回路２０の一方の入力端子へ入力され、単安
定回路２０の他方の入力端子には、アドレス制御
バスバツフア１６ａ，１６ｂを介して出力される
前記読出し書込み信号ｅがアンドゲート２１を介
して入力されている。このアンドゲート２１の他
方の入力端子に各CPU１１ａ，１１ｂの端子DS
から各アドレス制御バスバツフア１６ａ，１６ｂ
を介して出力されるデータストローブ信号が入力
される。データストローブ信号はRAM１２のチ
ツプセレクト端子CSへ印加される。 単安定回路２０の出力端子から出力される出
力信号は書込み信号ｇとしてRAM１２の読出し
書込み信号入力端子Ｒ／へ入力される。さら
に、単安定回路２０の他方の出力端子Ｑから出力
される出力信号はフリツプフロツプ２２の一方の
入力端子へ入力される。このフリツプフロツプ２
２の他方の入力端子には前記データストローブ信
号が入力され、出力信号ｈはオアゲート２３の一
方の入力端子へ入力される。このオアゲート２３
の他方の入力端子に前記読出し書込み信号ｅとデ
ータストローブ信号の論理積を算出するアンドゲ
ート２４の出力信号ｊが入力される。オアゲート
２３の出力信号は各アンドゲート２５ａ，２５ｂ
を介して各CPU１１ａ，１１ｂのREADY信号
入力端子へ入力される。 このように構成されたコンピユータシステムの
共用記憶部の制御回路の動作説明を第５図および
第６図のタイムチヤートを用いて行なう。 第５図はマイクロコンピユータ１０ａが共用の
RAM１２に対するデータの書込みを実行する場
合の各部の信号を示すものである。図示するよう
に、時刻ｔ１にてマイクロコンピユータ１０ａの
CPU１１ａからRAM１２に対する使用のロー(L)
アクテイブの要求信号ｂを出力したとしても、マ
イクロコンピユータ１０ｂのCPU１１ｂから先
にRAM１２を使用するロー(L)アクテイブの要求
信号ａが出力されていた場合、選択回路としての
Ｒ−Ｓフリツプフロツプ１７の出力端子Ｑから出
力される出力信号ｃはCPU１１ｂからの要求信
号ａが立上がるまでの持ち時間Ｔ１だけ遅れて時
刻ｔ２にて立下がる。この出力信号ｃは遅延回路
１８ａでさらに時間Ｔ２だけ遅延され、時刻ｔ３
にて立下がる信号ｄとなり、オアゲート１９を介
して単安定回路２０へ入力される。なお、上記遅
れ時間Ｔ２はCPU１１ａのRAM１２に対するア
クセス時間を保証するために設けられている。 アドレス制御バスバツフア１６ａは遅延回路１
８ａの出力信号ｄ立下がり時刻ｔ３同期して導通
される。したがつて、CPU１１ａからアドレス
制御バスバツフア１６ａを介して出力される読出
し書込み信号ｅは時刻ｔ３にて書込みを示すＬレ
ベルに立下がる。Ｒ−Ｓフリツプフロツプ１７か
ら出力される出力信号ｃがアドレス制御バスバツ
フア１４ａの制御端子Ｇにすでに入力されている
ので、アドレス制御バスバツフア１４ａは、DIR
端子に入力される前記読出し書込み信号ｅの立下
がり時刻ｔ３に同期して導通される。しかして、
CPU１１ａのアドレス端子Ａおよびデータ端子
Ｄはそれぞれアドレスバス１５ａ、データバス１
３ａを介してRAM１２に接続される。 アドレス制御バスバツフア１６ａが導通する
と、アンドゲート２１の一端に入力されるCPU
１１ａから出力されるデータストローブ信号がＨ
レベルとなり、他端に入力される読出し書込み信
号ｅがＬレベルになるので、アンドゲート２１の
出力信号ｆはＨレベルとなる。したがつて、単安
定回路２０が作動し、出力端子から図示するよ
うに、立下がり時刻ｔ４が時刻ｔ３より40〜50ns
の時間Ｔ３だけ遅れ、前記読出し書込み信号ｅの
パルス幅より短いパルス幅Ｔ４のＬレベルの信号
ｇが出力される。そして、この信号が書込み信号
ｇとしてRAM１２の読出し書込み信号入力端子
Ｒ／へ入力される。したがつて、RAM１２は
信号ｇが立下がる時刻ｔ４から信号９が立下がる
時刻ｔ５までの時間Ｔ４だけ書込み可能状態とな
る。この時間Ｔ４の間にCPU１１ａからの指令
に基づいて例えば８ビツト又は16ビツトの単位デ
ータがRAM１２へ書込まれる。上記信号ｇが書
込み状態を示すＬレベルのパルス幅Ｔ４はRAM
１２へ上記単位データを書込むに要する時間を考
慮して単安定回路２０にて設定されている。 単安定回路２０の他方の出力端子Ｑからの出力
信号および前記データストローブ信号が入力され
たフリツプフロツプ２２からは、図示するよう
に、単安定回路２０からの信号の立上がり時刻ｔ
５に同期して立下がり、データストローブ信号の
立下がり時刻ｔ６に同期して立下がるパルス幅Ｔ
５の信号ｈが出力される。この信号ｈはオアゲー
ト２３介してアンドゲート２５ａ，２５ｂの一方
の入力端子へ印加される。アンドゲート２５ａの
他方の入力端子には遅延回路１８ａのＬレベルの
出力信号ｄが印加されているので、上記フリツプ
フロツプ２２の出力信号ｈは、READY信号ｉと
してCPU１１ａのREADY信号入力端子へ入力
される。なお、READY信号ｉのＬレベル状態時
間Ｔ５はCPU１１ａがREADY信号ｉを受信し
た後の処理時間に費やされる。したがつて、
CPU１１ａは共用のRAM１２を時刻ｔ２から時
刻ｔ６まで専有し、時刻ｔ４から時刻ｔ５までの
時間Ｔ４にてデータを書込むことになる。 なお、各CPU１１ａ，１１ｂから同一タイミ
ングで要求信号ｂ，ａが出力された場合、Ｒ−Ｓ
フリツプフロツプ１７の出力端子Ｑが０になるか
１になるかを予測できない。しかし、出力端子Ｑ
が０となつた場合、先にCPU１１ａの要求を処
理し、その後、CPU１１ｂの要求が処理される。
また、出力端子Ｑが１となつた場合、先にCPU
１１ｂの要求を処理し、その後CPU１１ａの要
求が処理される。 つまり、処理順の差は生じるが、必ず各CPU
１１ａ，１１ｂ要求は処理され、アドレスバス、
データバスの競合は生じない。 第６図はマイクロコンピユータ１０ａが共用の
RAM１２に対するデータの読出しを実行する場
合の各部の信号を示すものである。各CPU１１
ａ，１１ｂからCPU１２に対する使用の要求信
号ｂ，ａが出力されてからアドレス制御バスバツ
フア１６ａ、アドレス制御バスバツフア１４ａが
導通するまでの動作は第５図の書込み動作の場合
と同じであるので説明を省略する。 読み出しの場合、CPU１１ａからアドレス制
御バスバツフア１６ａを介して出力される読出し
書込み信号ｅは常にＨレベルのままである。した
がつて、アンドゲート２１は成立せず、出力信号
ｆはＬレベルのままであるので、単安定回路２０
は作動しない。その結果、単安定回路２０の出力
端子から出力される信号ｇはＨレベルを維持す
る。このＨレベルの信号ｇが読出し書込み信号入
力端子Ｒ／へ入力されたRAM１２は時刻ｔ３
から時刻ｔ６まてでの時間Ｔ６だけデータ読出し
可能状態となる。 単安定回路２０が作動しないので、フリツプフ
ロツプ２２も作動しない。しかし、CPU１１ａ
からアドレス制御バスバツフア１６ａを介して出
力されたデータストローブ信号およびＨレベルの
読出し書込み信号ｅが入力されるアンドゲート２
４は成立するので、アンドゲート２４の出力信号
ｊはオアゲート２３を介してアンドゲート２５
ａ，２５ｂへ印加される。その結果、アンドゲー
ト２５ａから時刻ｔ３から時刻ｔ６の間がＬレベ
ルのREADY信号ｉがCPU１１ａのREADY信号
入力端子へ入力される。したがつて、CPU１１
ａは共用のRAM１２を時刻ｔ２から時刻ｔ６ま
で専有し、時刻ｔ３から時刻ｔ６までの時間Ｔ６
にてデータを読出すことになる。 なお、CPU１１ｂがRAM１２に対して書込み
動作又は読み出し動作を実行する場合の各部の信
号はCPU１１ａの場合と同じであるので、説明
を省略する。 このように構成されたコンピユータシステムで
あれば、各マイクロコンピユータ１０ａ，１０ｂ
が共用のRAM１２を使用しようとする要求信号
ｂ，ａを出力したとしても、選択回路としてのＲ
−Ｓフリツプフロツプ１７にて後に出力された要
求信号が先の要求信号に対する書込み又は読出し
処理が終了するまで自動的に待たされ、処理が終
了した時点で待たされていた要求信号に対する処
理が実行される。したがつて、従来のコンピユー
タシステムのように共用のRAM７を使用するた
めにマイクロコンピユータ１ａ，１ｂ間で信号の
授受を行なう必要なく、これら信号の授受を含む
プログラムを実行する必要ない。その結果、書込
み読出し指令が外部から入力されてから実際に
RAM１２に対するデータの書込み読出しが実行
されるまでに要する時間を短縮でき、コンピユー
タシステム全体の処理速度を増大することができ
る。 また、書込み動作時において、単安定回路２０
にてRAM１２の読出し書込み信号入力端子Ｒ／
Ｗへ入力するＬレベルの書込み信号ｇのパルス幅
Ｔ４をアドレス制御バスバツフア１６ａを介して
CPU１１ａから出力される読出し書込み信号ｅ
のパルス幅より短く設定している。また、書込み
時に単安定回路２０の立上がり特性を利用して
RAM１２へ入力する前記信号ｇの立下がり時刻
ｔ４を読出し書込み信号ｅの立下がり時刻ｔ３よ
りも、40〜50nsほど遅れるように設定しているの
で、データの書込みエラーを抑制できる。 以上説明したように本発明によれば、共用
RAMに対する書込み読出しを制御する制御回路
を選択回路、切換回路、単安定回路、パルス発生
回路等の論理回路で構成することによつて、デー
タ処理速度を向上できる。また、使用しているマ
イクロコンピユータおよび共用RAMの特性等を
考慮して、共用RAMにデータを書込むタイミン
グを遅らせ、さらに書き込み時間を単安定回路の
時定数を調整することによつて最適値に設定でき
るので、共用RAMに対するデータの書込み読出
しを確実に実行できる。
このＲ−Ｓフリツプフロツプ１７の各出力端子
Ｑ，Ｑから出力される出力信号はそれぞれ遅延回
路１８ａ，１８ｂを介してオアゲート１９のそれ
ぞれの入力端子へ入力されると共に、各アドレス
制御バスバツフア１６ａ，１６ｂの各ゲート端子
Ｇへ印加される。オアゲート１９の出力信号は単
安定回路２０の一方の入力端子へ入力され、単安
定回路２０の他方の入力端子には、アドレス制御
バスバツフア１６ａ，１６ｂを介して出力される
前記読出し書込み信号ｅがアンドゲート２１を介
して入力されている。このアンドゲート２１の他
方の入力端子に各CPU１１ａ，１１ｂの端子DS
から各アドレス制御バスバツフア１６ａ，１６ｂ
を介して出力されるデータストローブ信号が入力
される。データストローブ信号はRAM１２のチ
ツプセレクト端子CSへ印加される。 単安定回路２０の出力端子から出力される出
力信号は書込み信号ｇとしてRAM１２の読出し
書込み信号入力端子Ｒ／へ入力される。さら
に、単安定回路２０の他方の出力端子Ｑから出力
される出力信号はフリツプフロツプ２２の一方の
入力端子へ入力される。このフリツプフロツプ２
２の他方の入力端子には前記データストローブ信
号が入力され、出力信号ｈはオアゲート２３の一
方の入力端子へ入力される。このオアゲート２３
の他方の入力端子に前記読出し書込み信号ｅとデ
ータストローブ信号の論理積を算出するアンドゲ
ート２４の出力信号ｊが入力される。オアゲート
２３の出力信号は各アンドゲート２５ａ，２５ｂ
を介して各CPU１１ａ，１１ｂのREADY信号
入力端子へ入力される。 このように構成されたコンピユータシステムの
共用記憶部の制御回路の動作説明を第５図および
第６図のタイムチヤートを用いて行なう。 第５図はマイクロコンピユータ１０ａが共用の
RAM１２に対するデータの書込みを実行する場
合の各部の信号を示すものである。図示するよう
に、時刻ｔ１にてマイクロコンピユータ１０ａの
CPU１１ａからRAM１２に対する使用のロー(L)
アクテイブの要求信号ｂを出力したとしても、マ
イクロコンピユータ１０ｂのCPU１１ｂから先
にRAM１２を使用するロー(L)アクテイブの要求
信号ａが出力されていた場合、選択回路としての
Ｒ−Ｓフリツプフロツプ１７の出力端子Ｑから出
力される出力信号ｃはCPU１１ｂからの要求信
号ａが立上がるまでの持ち時間Ｔ１だけ遅れて時
刻ｔ２にて立下がる。この出力信号ｃは遅延回路
１８ａでさらに時間Ｔ２だけ遅延され、時刻ｔ３
にて立下がる信号ｄとなり、オアゲート１９を介
して単安定回路２０へ入力される。なお、上記遅
れ時間Ｔ２はCPU１１ａのRAM１２に対するア
クセス時間を保証するために設けられている。 アドレス制御バスバツフア１６ａは遅延回路１
８ａの出力信号ｄ立下がり時刻ｔ３同期して導通
される。したがつて、CPU１１ａからアドレス
制御バスバツフア１６ａを介して出力される読出
し書込み信号ｅは時刻ｔ３にて書込みを示すＬレ
ベルに立下がる。Ｒ−Ｓフリツプフロツプ１７か
ら出力される出力信号ｃがアドレス制御バスバツ
フア１４ａの制御端子Ｇにすでに入力されている
ので、アドレス制御バスバツフア１４ａは、DIR
端子に入力される前記読出し書込み信号ｅの立下
がり時刻ｔ３に同期して導通される。しかして、
CPU１１ａのアドレス端子Ａおよびデータ端子
Ｄはそれぞれアドレスバス１５ａ、データバス１
３ａを介してRAM１２に接続される。 アドレス制御バスバツフア１６ａが導通する
と、アンドゲート２１の一端に入力されるCPU
１１ａから出力されるデータストローブ信号がＨ
レベルとなり、他端に入力される読出し書込み信
号ｅがＬレベルになるので、アンドゲート２１の
出力信号ｆはＨレベルとなる。したがつて、単安
定回路２０が作動し、出力端子から図示するよ
うに、立下がり時刻ｔ４が時刻ｔ３より40〜50ns
の時間Ｔ３だけ遅れ、前記読出し書込み信号ｅの
パルス幅より短いパルス幅Ｔ４のＬレベルの信号
ｇが出力される。そして、この信号が書込み信号
ｇとしてRAM１２の読出し書込み信号入力端子
Ｒ／へ入力される。したがつて、RAM１２は
信号ｇが立下がる時刻ｔ４から信号９が立下がる
時刻ｔ５までの時間Ｔ４だけ書込み可能状態とな
る。この時間Ｔ４の間にCPU１１ａからの指令
に基づいて例えば８ビツト又は16ビツトの単位デ
ータがRAM１２へ書込まれる。上記信号ｇが書
込み状態を示すＬレベルのパルス幅Ｔ４はRAM
１２へ上記単位データを書込むに要する時間を考
慮して単安定回路２０にて設定されている。 単安定回路２０の他方の出力端子Ｑからの出力
信号および前記データストローブ信号が入力され
たフリツプフロツプ２２からは、図示するよう
に、単安定回路２０からの信号の立上がり時刻ｔ
５に同期して立下がり、データストローブ信号の
立下がり時刻ｔ６に同期して立下がるパルス幅Ｔ
５の信号ｈが出力される。この信号ｈはオアゲー
ト２３介してアンドゲート２５ａ，２５ｂの一方
の入力端子へ印加される。アンドゲート２５ａの
他方の入力端子には遅延回路１８ａのＬレベルの
出力信号ｄが印加されているので、上記フリツプ
フロツプ２２の出力信号ｈは、READY信号ｉと
してCPU１１ａのREADY信号入力端子へ入力
される。なお、READY信号ｉのＬレベル状態時
間Ｔ５はCPU１１ａがREADY信号ｉを受信し
た後の処理時間に費やされる。したがつて、
CPU１１ａは共用のRAM１２を時刻ｔ２から時
刻ｔ６まで専有し、時刻ｔ４から時刻ｔ５までの
時間Ｔ４にてデータを書込むことになる。 なお、各CPU１１ａ，１１ｂから同一タイミ
ングで要求信号ｂ，ａが出力された場合、Ｒ−Ｓ
フリツプフロツプ１７の出力端子Ｑが０になるか
１になるかを予測できない。しかし、出力端子Ｑ
が０となつた場合、先にCPU１１ａの要求を処
理し、その後、CPU１１ｂの要求が処理される。
また、出力端子Ｑが１となつた場合、先にCPU
１１ｂの要求を処理し、その後CPU１１ａの要
求が処理される。 つまり、処理順の差は生じるが、必ず各CPU
１１ａ，１１ｂ要求は処理され、アドレスバス、
データバスの競合は生じない。 第６図はマイクロコンピユータ１０ａが共用の
RAM１２に対するデータの読出しを実行する場
合の各部の信号を示すものである。各CPU１１
ａ，１１ｂからCPU１２に対する使用の要求信
号ｂ，ａが出力されてからアドレス制御バスバツ
フア１６ａ、アドレス制御バスバツフア１４ａが
導通するまでの動作は第５図の書込み動作の場合
と同じであるので説明を省略する。 読み出しの場合、CPU１１ａからアドレス制
御バスバツフア１６ａを介して出力される読出し
書込み信号ｅは常にＨレベルのままである。した
がつて、アンドゲート２１は成立せず、出力信号
ｆはＬレベルのままであるので、単安定回路２０
は作動しない。その結果、単安定回路２０の出力
端子から出力される信号ｇはＨレベルを維持す
る。このＨレベルの信号ｇが読出し書込み信号入
力端子Ｒ／へ入力されたRAM１２は時刻ｔ３
から時刻ｔ６まてでの時間Ｔ６だけデータ読出し
可能状態となる。 単安定回路２０が作動しないので、フリツプフ
ロツプ２２も作動しない。しかし、CPU１１ａ
からアドレス制御バスバツフア１６ａを介して出
力されたデータストローブ信号およびＨレベルの
読出し書込み信号ｅが入力されるアンドゲート２
４は成立するので、アンドゲート２４の出力信号
ｊはオアゲート２３を介してアンドゲート２５
ａ，２５ｂへ印加される。その結果、アンドゲー
ト２５ａから時刻ｔ３から時刻ｔ６の間がＬレベ
ルのREADY信号ｉがCPU１１ａのREADY信号
入力端子へ入力される。したがつて、CPU１１
ａは共用のRAM１２を時刻ｔ２から時刻ｔ６ま
で専有し、時刻ｔ３から時刻ｔ６までの時間Ｔ６
にてデータを読出すことになる。 なお、CPU１１ｂがRAM１２に対して書込み
動作又は読み出し動作を実行する場合の各部の信
号はCPU１１ａの場合と同じであるので、説明
を省略する。 このように構成されたコンピユータシステムで
あれば、各マイクロコンピユータ１０ａ，１０ｂ
が共用のRAM１２を使用しようとする要求信号
ｂ，ａを出力したとしても、選択回路としてのＲ
−Ｓフリツプフロツプ１７にて後に出力された要
求信号が先の要求信号に対する書込み又は読出し
処理が終了するまで自動的に待たされ、処理が終
了した時点で待たされていた要求信号に対する処
理が実行される。したがつて、従来のコンピユー
タシステムのように共用のRAM７を使用するた
めにマイクロコンピユータ１ａ，１ｂ間で信号の
授受を行なう必要なく、これら信号の授受を含む
プログラムを実行する必要ない。その結果、書込
み読出し指令が外部から入力されてから実際に
RAM１２に対するデータの書込み読出しが実行
されるまでに要する時間を短縮でき、コンピユー
タシステム全体の処理速度を増大することができ
る。 また、書込み動作時において、単安定回路２０
にてRAM１２の読出し書込み信号入力端子Ｒ／
Ｗへ入力するＬレベルの書込み信号ｇのパルス幅
Ｔ４をアドレス制御バスバツフア１６ａを介して
CPU１１ａから出力される読出し書込み信号ｅ
のパルス幅より短く設定している。また、書込み
時に単安定回路２０の立上がり特性を利用して
RAM１２へ入力する前記信号ｇの立下がり時刻
ｔ４を読出し書込み信号ｅの立下がり時刻ｔ３よ
りも、40〜50nsほど遅れるように設定しているの
で、データの書込みエラーを抑制できる。 以上説明したように本発明によれば、共用
RAMに対する書込み読出しを制御する制御回路
を選択回路、切換回路、単安定回路、パルス発生
回路等の論理回路で構成することによつて、デー
タ処理速度を向上できる。また、使用しているマ
イクロコンピユータおよび共用RAMの特性等を
考慮して、共用RAMにデータを書込むタイミン
グを遅らせ、さらに書き込み時間を単安定回路の
時定数を調整することによつて最適値に設定でき
るので、共用RAMに対するデータの書込み読出
しを確実に実行できる。
第１図は従来の共用記憶部を有したコンピユー
タシステムを示すブロツク構成図、第２図は同コ
ンピユータシステムの記憶部の概略構成図、第３
図は本発明の一実施例に係わるコンピユータシス
テムを示すブロツク構成図、第４図は同コンピユ
ータシステムの共用記憶部の制御回路を示すブロ
ツク構成図、第５図および第６図は同制御回路の
動作を示すタイムチヤート、第７図は同コンピユ
ータシステムに組込まれたフリツプフロツプの回
路図である。 １ａ，１ｂ，１０ａ，１０ｂ……マイクロコン
ピユータ、２ａ，２ｂ，１１ａ，１１ｂ……
CPU、７，１２……RAM（共用記憶部）、１３
ａ，１３ｂ……データバス、１４ａ，１４ｂ……
データ制御バスバツフア、１５ａ，１５ｂ……ア
ドレスバス、１６ａ，１６ｂ……アドレス制御バ
スバツフア、１７……Ｒ−Ｓフリツプフロツプ
（選択回路）、１８ａ，１８ｂ……遅延回路、２０
……単安定回路、２１……アンドゲート（切換回
路）、２２……フリツプフロツプ（パルス発生回
路）、ａ，ｂ……要求信号、ｅ……読出し書込み
信号、ｇ……書込み信号。
タシステムを示すブロツク構成図、第２図は同コ
ンピユータシステムの記憶部の概略構成図、第３
図は本発明の一実施例に係わるコンピユータシス
テムを示すブロツク構成図、第４図は同コンピユ
ータシステムの共用記憶部の制御回路を示すブロ
ツク構成図、第５図および第６図は同制御回路の
動作を示すタイムチヤート、第７図は同コンピユ
ータシステムに組込まれたフリツプフロツプの回
路図である。 １ａ，１ｂ，１０ａ，１０ｂ……マイクロコン
ピユータ、２ａ，２ｂ，１１ａ，１１ｂ……
CPU、７，１２……RAM（共用記憶部）、１３
ａ，１３ｂ……データバス、１４ａ，１４ｂ……
データ制御バスバツフア、１５ａ，１５ｂ……ア
ドレスバス、１６ａ，１６ｂ……アドレス制御バ
スバツフア、１７……Ｒ−Ｓフリツプフロツプ
（選択回路）、１８ａ，１８ｂ……遅延回路、２０
……単安定回路、２１……アンドゲート（切換回
路）、２２……フリツプフロツプ（パルス発生回
路）、ａ，ｂ……要求信号、ｅ……読出し書込み
信号、ｇ……書込み信号。
Claims (1)
- 【特許請求の範囲】 １ ２台のマイクロコンピユータ１０ａ，１０ｂ
と、この２台のマイクロコンピユータのための共
用RAM１２と、各マイクロコンピユータからの
メモリリクエスト信号ａ，ｂを受けて一方のマイ
クロコンピユータからのメモリリクエスト信号に
のみに応動し、この応動したメモリリクエスト信
号が終了した後に他方のマイクロコンピユータか
らのメモリリクエスト信号に応動する選択回路１
７とを備えたコンピユータシステムにおいて、 前記選択回路からの出力信号ｃによつて一方の
マイクロコンピユータのアドレスバスライン、デ
ータバスライン及び制御信号を前記共用RAMに
接続する制御バスバツフア１４ａ，１４ｂ，１６
ａ，１６ｂと、 前記選択回路からの出力信号ｃによつて前記制
御バスバツフアから出力された制御信号のうちの
書込み信号ｆのみを出力する切換回路２１と、 この切換回路から出力された書込み信号ｆを受
けて所定時間Ｔ３遅れて一定時間Ｔ４間隔のパル
スを書込み信号ｇとして前記共用RAM１２へ出
力する単安定回路２０と、 この単安定回路から出力される書込み信号の終
了時ｔ５に書込み完了のレデイ信号ｉを前記マイ
クロコンピユータへ出力するパルス発生回路２２
とを備えたコンピユータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204484A JPS60246470A (ja) | 1984-05-21 | 1984-05-21 | コンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10204484A JPS60246470A (ja) | 1984-05-21 | 1984-05-21 | コンピユ−タシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246470A JPS60246470A (ja) | 1985-12-06 |
| JPH0326867B2 true JPH0326867B2 (ja) | 1991-04-12 |
Family
ID=14316770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10204484A Granted JPS60246470A (ja) | 1984-05-21 | 1984-05-21 | コンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246470A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133560A (ja) * | 1985-12-05 | 1987-06-16 | Sanyo Electric Co Ltd | デユアルポ−トメモリのアクセス制御方式 |
| JPH0731662B2 (ja) * | 1986-07-15 | 1995-04-10 | 富士通株式会社 | マルチプロセッサシステム |
| FR2611396B1 (fr) * | 1987-02-27 | 1991-10-11 | Trt Telecom Radio Electr | Dispositif pour permettre a deux systemes de traitement d'informations l'acces a un circuit commun |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126435A (ja) * | 1974-08-29 | 1976-03-04 | Nippon Electric Co | |
| JPS5412537A (en) * | 1977-06-29 | 1979-01-30 | Nippon Telegr & Teleph Corp <Ntt> | Two input competitive circuit |
| JPS5981751A (ja) * | 1982-11-01 | 1984-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 共有資源アクセス権獲得制御方式 |
-
1984
- 1984-05-21 JP JP10204484A patent/JPS60246470A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60246470A (ja) | 1985-12-06 |
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