JPS63155351A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS63155351A JPS63155351A JP30173386A JP30173386A JPS63155351A JP S63155351 A JPS63155351 A JP S63155351A JP 30173386 A JP30173386 A JP 30173386A JP 30173386 A JP30173386 A JP 30173386A JP S63155351 A JPS63155351 A JP S63155351A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cpu
- system program
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のＣＰＵが共有ハスと共有メモリを打し
、該共有メモリ上に少なくとも一個のＣＰＵがそのシス
テムプログラムエリアをイ１−シていて、その他のＣＰ
Ｕによりシステムプログラムエリアにシステムプログラ
ムか書込まれるマルチプロセッサに関する。
、該共有メモリ上に少なくとも一個のＣＰＵがそのシス
テムプログラムエリアをイ１−シていて、その他のＣＰ
Ｕによりシステムプログラムエリアにシステムプログラ
ムか書込まれるマルチプロセッサに関する。
従来、この種のマルチプロセッサシステムにおいては、
共有メモリにシステムプログラムがロードされた場合、
他のＣＰＵのアクセスにより該システムプログラムが破
壊されるおそれがあった。
共有メモリにシステムプログラムがロードされた場合、
他のＣＰＵのアクセスにより該システムプログラムが破
壊されるおそれがあった。
本発明の目的は、共有メモリ上のシステムプログラムの
保護を図り、システムの信頼性を図ったマルチプロセッ
サシステムを提供することである。
保護を図り、システムの信頼性を図ったマルチプロセッ
サシステムを提供することである。
本発明のマルチプロセッサシステムは、システムをリセ
ットするリセット信号によりセットされてイネーブル信
号を出力し、共有メモリ上の前記システムプログラムエ
リアにシステムプログラムを書込んだＣＰＵの出力した
クリア信号によりリセットされてイネーブル信号の出力
を停止するフリップフロップと、共有ハスに接続され、
フリップフロップからイネーブル信号が出力されている
とき、システムプログラムエリアを有するＣＰＵにホー
ルド要求信号を出力し、該ホールド要求信号に応答する
ＣＰＵからの応答信号と、前記その他のＣＰＵからの共
有メモリに対するアクセスを要求するリクエスト信号を
入力したとき、共有バスから入力されたシステムプログ
ラムエリアをアクセスするアドレスに対応するシステム
プログラムエリアのチップを選択する選択信号のみを出
力し、フリップフロップからイネーブル信号が出力され
ていないときは、前記リクエスト信号を入力したとき前
記ホールド要求信号を出力し、この信号に応答する前記
応答信号を入力したとき、入力されたシステムプログラ
ムエリア以外のエリアをアクセスするアドレスに対応す
るシステムプログラムエリア以外のチップを選択する選
択信号のみを出力するデコーダとを存している。
ットするリセット信号によりセットされてイネーブル信
号を出力し、共有メモリ上の前記システムプログラムエ
リアにシステムプログラムを書込んだＣＰＵの出力した
クリア信号によりリセットされてイネーブル信号の出力
を停止するフリップフロップと、共有ハスに接続され、
フリップフロップからイネーブル信号が出力されている
とき、システムプログラムエリアを有するＣＰＵにホー
ルド要求信号を出力し、該ホールド要求信号に応答する
ＣＰＵからの応答信号と、前記その他のＣＰＵからの共
有メモリに対するアクセスを要求するリクエスト信号を
入力したとき、共有バスから入力されたシステムプログ
ラムエリアをアクセスするアドレスに対応するシステム
プログラムエリアのチップを選択する選択信号のみを出
力し、フリップフロップからイネーブル信号が出力され
ていないときは、前記リクエスト信号を入力したとき前
記ホールド要求信号を出力し、この信号に応答する前記
応答信号を入力したとき、入力されたシステムプログラ
ムエリア以外のエリアをアクセスするアドレスに対応す
るシステムプログラムエリア以外のチップを選択する選
択信号のみを出力するデコーダとを存している。
（作用）
したがって、共有メモリ内のシステムプログラムエリア
内に、該エリアを有するＣＰＵのシステムプログラムが
ロードされた後はその他のｃＰＵから該エリアへのアク
セスは一切禁止され、システムプログラムが破壊される
のを防ぐことができる。
内に、該エリアを有するＣＰＵのシステムプログラムが
ロードされた後はその他のｃＰＵから該エリアへのアク
セスは一切禁止され、システムプログラムが破壊される
のを防ぐことができる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマルチプロセッサシステムの一実施例
の構成を示すブロック図、第２図は本実施例の動作を示
すフローチャートである。
の構成を示すブロック図、第２図は本実施例の動作を示
すフローチャートである。
ＣＰＵ １とＣＰＵ５はハｙ ７７２を介しテｃｐＵハ
ス１１と共有バス３で結合されている。共有メモリ９は
ＣＰＵ５のプログラムメモリ６と、ｃＰＵｌとＣＰＵ５
の間の通信のために用いられるデータメモリ７とから構
成されており、デコーダ８の出力する選択信号ＳＥＬ、
、５ＥＬ２でそれぞれのチップか選択される。ＣＰＵメ
モリ４はＣＰＵＩの専用メモリで、したかって、ＣＰＵ
Ｉは、ＣＰＵメモリ４と共有メモリ９をアクセスでき、
ＣＰＵ５は、共有メモリ９のみをアクセスできる。
ス１１と共有バス３で結合されている。共有メモリ９は
ＣＰＵ５のプログラムメモリ６と、ｃＰＵｌとＣＰＵ５
の間の通信のために用いられるデータメモリ７とから構
成されており、デコーダ８の出力する選択信号ＳＥＬ、
、５ＥＬ２でそれぞれのチップか選択される。ＣＰＵメ
モリ４はＣＰＵＩの専用メモリで、したかって、ＣＰＵ
Ｉは、ＣＰＵメモリ４と共有メモリ９をアクセスでき、
ＣＰＵ５は、共有メモリ９のみをアクセスできる。
バッファ２はＣＰＵ５から出力されたホールド状態にあ
ることを示す応答信号＾ＣＫを入力したときオンとされ
て、これによりＣＰＵバスＩＩと共有バス３の間が導通
する。フリップフロップ１０は、ＣＰＵＩとＣＰＵ５を
リセットするリセット信号Ｒ５Ｔがオンとされたときセ
ットされてイネーブル信号ＥＮＢをデコーダ８に出力し
、ＣＰＵＩからのクリアイ言号ＣＬＲがオンになるとリ
セットされてイネーブル信号ＥＮＢの出力を停止する。
ることを示す応答信号＾ＣＫを入力したときオンとされ
て、これによりＣＰＵバスＩＩと共有バス３の間が導通
する。フリップフロップ１０は、ＣＰＵＩとＣＰＵ５を
リセットするリセット信号Ｒ５Ｔがオンとされたときセ
ットされてイネーブル信号ＥＮＢをデコーダ８に出力し
、ＣＰＵＩからのクリアイ言号ＣＬＲがオンになるとリ
セットされてイネーブル信号ＥＮＢの出力を停止する。
デコーダ８は共有メモリ９のプログラムメモリ６とデー
タメモリ７を選択する回路で、フリップフロップ！０か
らイネーブル信号ＥＮＢを入力したときＣＰＵ５にホー
ルドをかけるホールド要求信号ｌ０ＬＤを出力し、ＣＰ
ＵＩから共有メモリ９に対するアクセスを要求するリク
エスト信号ｎＥＱとＣＰＵ５からの応答信号へＧＫを入
力したとき、共有バス３から入力されたアドレスに応じ
て選択信号ＳＥＬ、を出力し、イネーブル信号ＥＮＢか
オフのときは、リクエスト信号ＲＥＱが入力されたとき
ホールド要求信号ＨＯＬＤを出力し、応答信号へＣにが
入力したとき、共有バス３から入力されたアドレスに応
じて選択信号ＳＥＬ、を出力する。
タメモリ７を選択する回路で、フリップフロップ！０か
らイネーブル信号ＥＮＢを入力したときＣＰＵ５にホー
ルドをかけるホールド要求信号ｌ０ＬＤを出力し、ＣＰ
ＵＩから共有メモリ９に対するアクセスを要求するリク
エスト信号ｎＥＱとＣＰＵ５からの応答信号へＧＫを入
力したとき、共有バス３から入力されたアドレスに応じ
て選択信号ＳＥＬ、を出力し、イネーブル信号ＥＮＢか
オフのときは、リクエスト信号ＲＥＱが入力されたとき
ホールド要求信号ＨＯＬＤを出力し、応答信号へＣにが
入力したとき、共有バス３から入力されたアドレスに応
じて選択信号ＳＥＬ、を出力する。
次に、本実施例の動作を第２図のフローチャートを参照
して説明する。
して説明する。
電源が投入されるとシステムは初期状態となり、リセッ
ト信号Ｒ５Ｔかオンとされ、ＣＰＬＩＩおよびｃｐｕｓ
がリセット状態となる。フリップフロップ１０はセット
されイネーブル信号ＥＮＢがオンとなり、デコーダ８は
、ＣＰＵ５にホールド要求信号＋１０ＬＩ）を出力する
（ステップ２１）。リセット信号Ｒ５Ｔかオフに戻ると
ｃｐｕｓはリセット状態からホールド状態となり、ホー
ルド状態を示す応答信号へＣＫを出力する（ステップ２
２）。
ト信号Ｒ５Ｔかオンとされ、ＣＰＬＩＩおよびｃｐｕｓ
がリセット状態となる。フリップフロップ１０はセット
されイネーブル信号ＥＮＢがオンとなり、デコーダ８は
、ＣＰＵ５にホールド要求信号＋１０ＬＩ）を出力する
（ステップ２１）。リセット信号Ｒ５Ｔかオフに戻ると
ｃｐｕｓはリセット状態からホールド状態となり、ホー
ルド状態を示す応答信号へＣＫを出力する（ステップ２
２）。
次に、ＣＰＵＩはＣＰＵ５のプログラムをプログラムメ
モリ６に書込む（ステップ２３）。書込みの手順は、ま
ずＣＰＵ１がリクエスト信号ＲＥＱをオンにし、デコー
ダ８に共有メモリ９のアクセス要求を行なう。このとき
ＣＰＵ５はすでにホールド状態にあり、バスバッファ２
は応答信号ＡＣにによりオンとされているのでＣＰＵバ
ス１１の信号（アドレス、データ等）が共有バス３に出
力される。デコーダ８は、イネーブル信号ＥＮＢが出力
されているので共有バス３上のアドレスをデコードしプ
ログラムメモリ６の選択信号ＳＥＬ、をオンにし、共有
バス３上のデータをプログラムメモリ６に書込む。書込
みが終了すると、ＣＰＵ１はリクエスト信号ＲＥＱをオ
フにしアクセスを終了する。
モリ６に書込む（ステップ２３）。書込みの手順は、ま
ずＣＰＵ１がリクエスト信号ＲＥＱをオンにし、デコー
ダ８に共有メモリ９のアクセス要求を行なう。このとき
ＣＰＵ５はすでにホールド状態にあり、バスバッファ２
は応答信号ＡＣにによりオンとされているのでＣＰＵバ
ス１１の信号（アドレス、データ等）が共有バス３に出
力される。デコーダ８は、イネーブル信号ＥＮＢが出力
されているので共有バス３上のアドレスをデコードしプ
ログラムメモリ６の選択信号ＳＥＬ、をオンにし、共有
バス３上のデータをプログラムメモリ６に書込む。書込
みが終了すると、ＣＰＵ１はリクエスト信号ＲＥＱをオ
フにしアクセスを終了する。
すべてのプログラムの書込みが終了すると、ＣＰＵ１は
クリア信号ＣＬＲをオンにしてフリップフロップ１０を
リセットし、こわによりイネーブル信号ＥＮＢの出力が
停止されるのでデコーダ８からの選択信号ＳＥＬ、によ
るプログラムメモリ６へのＣＰＵ ｌからのアクセスが
禁止される（ステップ２４）。イネーブル信号ＥＮＢか
オフになると、デコーダ８は初期状態から保持していた
ホールト要求信号ＨＯＬＤをオフにするので、ＣＰＵＩ
５はホールド状態が解除されてラン状態になり（ステッ
プ２５）、ＣＰＵ１がロードしたプログラム上を走る（
ステップ２６）。
クリア信号ＣＬＲをオンにしてフリップフロップ１０を
リセットし、こわによりイネーブル信号ＥＮＢの出力が
停止されるのでデコーダ８からの選択信号ＳＥＬ、によ
るプログラムメモリ６へのＣＰＵ ｌからのアクセスが
禁止される（ステップ２４）。イネーブル信号ＥＮＢか
オフになると、デコーダ８は初期状態から保持していた
ホールト要求信号ＨＯＬＤをオフにするので、ＣＰＵＩ
５はホールド状態が解除されてラン状態になり（ステッ
プ２５）、ＣＰＵ１がロードしたプログラム上を走る（
ステップ２６）。
次に、ＣＰＵ５がラン状態のときのｃｐｕｔの共有メモ
リ９に対するアクセスを説明する。
リ９に対するアクセスを説明する。
ＣＰＵＩがリクエスト信号ＲＥＱをオンにすると、デコ
ーダ８はホールド要求信号ＨＯＬＤをオンにする。ｃｐ
ｕｓがホールド状態になるとＣＰＵ５は応答信号へＣに
をオンにする。応答信号へＣにがオンになるとパスバッ
ファ２が開き、ＣＰＵバスＩＩトのデータが共有バス３
上に出力される。デコーダ８は、応答信号ＡＣＨのオン
状態を認めると共有ハス３上のアドレスをデコートし、
ＣＰＵ １が共有メモリ９のいずれのメモリをアクセス
要求しているかを見て、プログラムメモリ６への要求で
あわば、このときイネーブル信号ＥＮＢがオフになって
いるので選択信号Ｓ Ｅ Ｌ 、はオフのま）としてＣ
ＰＵ １のアクセスを禁止し、データメモリ７への要求
であれば選択信号５ＥＬ２をオンにしてＣＰＵ１に対し
てメモリアクセスを行わせる。ＣＰＵ１はリクエスト信
号ＲＥＱをオフとし、アクセスを終了する。デコーダ８
はリクエスト信号ＲＥＱのオフ状態を認めてホールト要
求信号＋１０Ｌｆｌをオフにする。これによりｃｐｕｓ
はホールド状態からラン状態になり、応答（３ｑＡ（１
：Ｋをオフにする。
ーダ８はホールド要求信号ＨＯＬＤをオンにする。ｃｐ
ｕｓがホールド状態になるとＣＰＵ５は応答信号へＣに
をオンにする。応答信号へＣにがオンになるとパスバッ
ファ２が開き、ＣＰＵバスＩＩトのデータが共有バス３
上に出力される。デコーダ８は、応答信号ＡＣＨのオン
状態を認めると共有ハス３上のアドレスをデコートし、
ＣＰＵ １が共有メモリ９のいずれのメモリをアクセス
要求しているかを見て、プログラムメモリ６への要求で
あわば、このときイネーブル信号ＥＮＢがオフになって
いるので選択信号Ｓ Ｅ Ｌ 、はオフのま）としてＣ
ＰＵ １のアクセスを禁止し、データメモリ７への要求
であれば選択信号５ＥＬ２をオンにしてＣＰＵ１に対し
てメモリアクセスを行わせる。ＣＰＵ１はリクエスト信
号ＲＥＱをオフとし、アクセスを終了する。デコーダ８
はリクエスト信号ＲＥＱのオフ状態を認めてホールト要
求信号＋１０Ｌｆｌをオフにする。これによりｃｐｕｓ
はホールド状態からラン状態になり、応答（３ｑＡ（１
：Ｋをオフにする。
以上述べたように、ＣＰＵ５がラン状態になるとフリッ
プフロップｌＯによってＣＰＵＩからプログラムメモリ
６へのアクセスが禁止され、プログラムメモリ６の内容
が保護される。
プフロップｌＯによってＣＰＵＩからプログラムメモリ
６へのアクセスが禁止され、プログラムメモリ６の内容
が保護される。
以上説明したように本発明は、共有メモリ内にシステム
プログラムエリアを有するＣＰ［Ｊのシステムプログラ
ムを、他のＣＰＵにより書き込んだ後は、該エリアに対
する他のＣＰＵからのアクセスを禁止する信号を出力す
るフリップフロップおよびデコーダを設けることにより
、共有メモリ上に設定されたシステムプログラムの保護
を容易に実現することができて、システムの信頼性を向
上できる効果がある。
プログラムエリアを有するＣＰ［Ｊのシステムプログラ
ムを、他のＣＰＵにより書き込んだ後は、該エリアに対
する他のＣＰＵからのアクセスを禁止する信号を出力す
るフリップフロップおよびデコーダを設けることにより
、共有メモリ上に設定されたシステムプログラムの保護
を容易に実現することができて、システムの信頼性を向
上できる効果がある。
第１図は本発明のマルチプロセッサシステムの一実施例
を示すブロック図、第２図は本実施例の動作を示すフロ
ーチャートである。 １・・・ｃｐｕ、 ２・・・バッファ、３・・
・共有バス、 ４・・−ＣＰＵメモリ、５・・・
ＣＰＵ、 ６・・・プログラムメモリ、７・・
・データメモリ、 ８・・・デコーダ、９・・・共有
メモリ、 ＩＯ・・・フリップフロップ、１１・・
・ＣＰＵバス、 ＲＳ Ｔ ・・・リセット信号、 ＧＬＲ・・・クリ
ア信号、ＥＮＢ・・・イネーブル信号、 ＲＥＱ・・・
リクエスト信号、＋１０ＬＤ ・・・ホールド要求信号
、ＳＥＬ、、 ５ＥＬ２・・・通釈信号、ＡＧＫ・・・
応答信号。
を示すブロック図、第２図は本実施例の動作を示すフロ
ーチャートである。 １・・・ｃｐｕ、 ２・・・バッファ、３・・
・共有バス、 ４・・−ＣＰＵメモリ、５・・・
ＣＰＵ、 ６・・・プログラムメモリ、７・・
・データメモリ、 ８・・・デコーダ、９・・・共有
メモリ、 ＩＯ・・・フリップフロップ、１１・・
・ＣＰＵバス、 ＲＳ Ｔ ・・・リセット信号、 ＧＬＲ・・・クリ
ア信号、ＥＮＢ・・・イネーブル信号、 ＲＥＱ・・・
リクエスト信号、＋１０ＬＤ ・・・ホールド要求信号
、ＳＥＬ、、 ５ＥＬ２・・・通釈信号、ＡＧＫ・・・
応答信号。
Claims (1)
- 【特許請求の範囲】 複数のＣＰＵが共有バスと共有メモリを有し、該共有メ
モリ上に少なくとも一個のＣＰＵがそのシステムプログ
ラムエリアを有していて、その他のＣＰＵによりシステ
ムプログラムエリアにシステムプログラムが書込まれる
マルチプロセッサにおいて、 システムをリセットするリセット信号によりセットされ
てイネーブル信号を出力し、共有メモリ上の前記システ
ムプログラムエリアにシステムプログラムを書込んだＣ
ＰＵの出力したクリア信号によりリセットされてイネー
ブル信号の出力を停止するフリップフロップと、 共有バスに接続され、フリップフロップからイネーブル
信号が出力されているとき、システムプログラムエリア
を有するＣＰＵにホールド要求信号を出力し、該ホール
ド要求信号に応答するＣＰＵからの応答信号と、前記そ
の他のＣＰＵからの共有メモリに対するアクセスを要求
するリクエスト信号を入力したとき、共有バスから入力
されたシステムプログラムエリアをアクセスするアドレ
スに対応するシステムプログラムエリアのチップを選択
する選択信号のみを出力し、フリップフロップからイネ
ーブル信号が出力されていないときは、前記リクエスト
信号を入力したとき前記ホールド要求信号を出力し、こ
の信号に応答する前記応答信号を入力したとき、入力さ
れたシステムプログラムエリア以外のエリアをアクセス
するアドレスに対応するシステムプログラムエリア以外
のチップを選択する選択信号のみを出力するデコーダと
を有することを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30173386A JPS63155351A (ja) | 1986-12-19 | 1986-12-19 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30173386A JPS63155351A (ja) | 1986-12-19 | 1986-12-19 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155351A true JPS63155351A (ja) | 1988-06-28 |
Family
ID=17900504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30173386A Pending JPS63155351A (ja) | 1986-12-19 | 1986-12-19 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2497525A (en) * | 2011-12-12 | 2013-06-19 | St Microelectronics Ltd | Controlling shared memory data flow |
-
1986
- 1986-12-19 JP JP30173386A patent/JPS63155351A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2497525A (en) * | 2011-12-12 | 2013-06-19 | St Microelectronics Ltd | Controlling shared memory data flow |
| US9448951B2 (en) | 2011-12-12 | 2016-09-20 | Stmicroelectronics (Research & Development) Limited | Processor communications |
| US9842067B2 (en) | 2011-12-12 | 2017-12-12 | STMicroelectronics (R&D) Ltd. | Processor communications |
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