JPH03269371A

JPH03269371A - 波形記憶装置

Info

Publication number: JPH03269371A
Application number: JP2071080A
Authority: JP
Inventors: Michio Maejima; 前島　道雄; Shigeru Hayashi; 滋林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-11-29
Anticipated expiration: 2009-10-19
Also published as: JPH0682132B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、レコーダ、デジタルオシロスコープ、波形解
析装置等の計測装置に利用するデジタル波形記憶装置に
関する。

従来の技術従来、この種の波形記憶装置は、第３図に示すように、
サンプルクロック発生器１、アナログ／デジタル変換器
２、データラッチ３、デジタル比較器４、制御ロジック
５、動作モードレジスタ６、記録クロック発生器７、ア
ドレスカウンタ８、メモリ９を備えている（特公昭５８
−４７６６１号公報参照）。破線で囲まれた１０は、デ
ータラッチ３、デジタル比較器４、データバス１１．１
２および制御信号１３から構成されるデジタルピーク検
出器である。

アナログ信号は、アナログ入力端子１４からアナログ／
デジタル変換器２に人力され、サンプルクロック発生器
１の発生するサンプルパルスの周期で、ｎビットのデジ
タルデータに変換し、データラッチ３へ出力する。この
デジタルデータは、データラッチ３内の２つのラッチに
記録した前回取り込んだ２個のデジタルデータとデジタ
ル比較器４内の２つの比較器で比較される。前回取り込
んだ２個のデジタルデータは、最大値と最小値で、新た
にアナログ／デジタル変換器２から出力されたデジタル
データが、すでに記録されている最大値より大きいかま
たは最小値より小さい場合、デジタル比較器４は各々制
御ロジック５に新しい値が検出されたことを伝達する。

これにより制御ロジック５は、更新すべきラッチをスト
ローブし、新しい最大値または最小値をデータラッチ３
に記録する。この操作をサンプルパルスの周期で繰り返
し、新たに最大または最小値を検出する毎にデータラッ
チ３内の記録内容を更新する。記録クロック発生器７は
、発生するクロックパルスによりアドレスカウンタ８を
更新し、アドレスカウンタ８の示すメモリアドレスにデ
ータラッチ３に記録されている最大および最小値をメモ
リ９に記録する。同時に制御ロジックも更新し、データ
ラッチ３内の２つのラッチをリセットして新たに最大値
および最小値検出を開始する。

第４図は、前記従来装置における動作タイミングを示し
、サンプルクロック、アナログ信号、記録クロックによ
りピーク検出しない場合の記録データと、ピーク検出を
行なった場合の最大値および最小値の記録データを示し
ている。

このように前記従来の波形記憶装置でも、アナログ信号
をデジタル変換してその最大値および最小値を検出して
記憶することができる。

発明が解決しようとする課題しかしながら、前記従来の波形記憶装置では、デジタル
ピーク検出器１０がアナログ／デジタル変換器２と同速
度のサンプルクロックで動作しなければならないため、
サンプルクロックが高速の場合はデジタルピーク検出器
１０が高価になるという問題があった。

本発明は、このような従来の問題を解決するものであり
、サンプルクロックが高速の場合でも、低速の安価なデ
ジタルピーク検出器を使用して、サンプルクロックと同
速度でデジタルピーク検出した場合と同等の分解能を実
現できる優れた波形記憶装置を提供することを目的とす
る。

課題を解決するための手段本発明は前記目的を達成するために、サンプルクロック
でアナログ信号をアナログ／デジタル変換したデジタル
信号をｎ個（ｎは自然数）の大小比較器に分配し、各分
配器からのデジタルデータを多段的に大小比較し、各大
小比較器から順次出力される複数の最大値および最小値
の中から最大値および最小値を検出するとともに、アナ
ログ／デジタル変換したデジタルデータを順次メモリに
記憶してこのメモリの複数の出力データの中から最大値
と最小値を検出するようにしたものである。

作用本発明は、前記構成により次のような効果を有する。す
なわち、ｎ個の整数倍のデータの中から最大値および最
小値を検出する場合、サンプルクロックでアナログ／デ
ジタル変換されたデータを複数の大小比較器に分配し、
それをトーナメント方式でｎ個データの中から最大値お
よび最小値を求めてからデジタルピーク検出を行なうた
め、各々の大小比較器およびデジタルピーク検出器はサ
ンプルクロックの１／ｎの速度で動作すればよい。また
、ｎの整数倍以外のデータの中から最大値および最小値
を検出する場合、アナログ／デジタル変換されたデータ
をメモリに記憶後にデジタルピーク検出を行なうため、
高々メモリ読み出し速度と同等の速度でデジタルピーク
検出器が動作すればよい。したがって、低速で安価な回
路構成により、サンプルクロックと同速度でデジタルピ
ーク検出した場合と同等の分解能を持つデジタルピーク
検出ができるという効果を有する。

実施例第１図は本発明の一実施例の構成を示すものである。第
１図において、２１はアナログ入力端子であり、アナロ
グ／デジタル変換器２３に接続されている。２２はサン
プルクロック発生器であり、ここから出力したサンプル
クロックはアナログ／デジタル変換器２３および制御ロ
ジック２４に入力される。アナログ／デジタル変換器２
３の出力は、４相の分配器２５に人力され、４個のデー
タが２つの大小比較器２６．２７およびデータセレクタ
２８のＡに入力される。大小比較器２６．２７の出力デ
ータは、別の２つの大小比較器２９．３０に入力されて
大小比較された後、デジタルピーク検出器３１．３２に
人力される。デジタルピーク検出器３１．３２からの出
力データは、データセレクタ２８のＢに入力される。デ
ータセレクタ２８の出力は、メモリ３３のデータとして
人力される。一方、アドレスカウンタ３４の出力は、メ
モリ３３のアドレスとして入力される。メモリ３３から
読み出されたデータは、データセレクタ３５のＡおよび
デジタルピーク検出器３６に入力され、デジタルピーク
検出器３６の出力は、データセレクタ３５のＢに人力さ
れる。

データセレクタ３５の出力は、表示部３７へ入力される
。分配器２５、大小比較器２６，２７，２９．３０およ
びデジタルピーク検出器３１．３２は、制御ロジック２
４で制御される。デジタルピーク検出器３６は、読み出
しコントローラ３８により制御される。アドレスカウン
タ３４は、制御ロジック２４と読み出しコントローラ３
８により制御される。

次に前記実施例の動作について説明する。前記実施例に
おいて、アナログ入力端子２１から入力されたアナログ
信号は、アナログ／デジタル変換器２３においてサンプ
ルクロック発生器２２の出力により決定される周期Ｔで
そのアナログ信号の瞬時値をにビットのデジタルデータ
に変換する。

分配器２５では、このにビットのデジタルデータが４個
入力された時点で、それらの４個のデジタルデータを同
時に大小比較器２６．２７およびデータセレクタ２８の
Ａに出力する。その間、次のにビットのデジタルデータ
が分配器２５に入力され、データが４個入力された時点
で前回と同様に４個のデジタルデータを同時に出力する
。すなわち、分配器２５からは４個のデジタルデータが
周期４Ｔの速度で出力される。大小比較器２６゜２７は
、それぞれ２人力のデジタルデータのうち大きいデジタ
ルデータを大小比較器２９に出力し、小さいデジタルデ
ータを大小比較器３０に出カする。さらに大小比較器２
９は、２人力のうち大きいデジタルデータをデジタルピ
ーク検出器３１に人力し、大小比較器３０は、２人力の
うち小さいデジタルデータをデジタルピーク検出器３２
に出力する。デジタルピーク検出器３１では、ピーク検
出の周期ごとにｍ個のデータが順次人力され、その中か
ら最大値を検出し、データセレクタ２８のＢに出力する
。同様にデジタルピーク検出器３２では、最小値を検出
し、データセレクタ２８のＢに出力する。このようにし
て、データセレクタ２８のＢに出力されるデータは、ピ
ーク検出周期ごとに分配器２５に人力されるデジタルデ
ータ数が分配器２５から同時に出力されるデータ数４の
整数ｍ倍の場合の最大値および最小値となる。

第２図はサンプルクロック周期Ｔが５ｎｓｅｃの場合の
ピーク検出周期とその周期内に分配器２５に人力される
データ数の関係を表したものである。この図から明らか
なように、ピーク検出周期が２０ｎＳｅＣおよび１ＱＱ
ｎｓｅｃ以上ではピーク検出周期ごとに分配器２５に入
力されるデジタルデータ数は４の整数倍である。このと
きデータセレクタ２８のＢに入力されたデータをメモリ
３３に出力し、メモリ３３は、制御ロジック２４によっ
て制御されたアドレスカウンタ３４の出力によって決め
られるアドレスにこれらのデータを書き込む。メ、モリ
３３に必要なデータを取り込み終了後、読み出しコント
ローラ３８によって制御されたアドレスカウンタ３４の
出力によって決められるアドレスからデータが読み出さ
れ、データセレクタ３５の八人力を通り表示部３７へ出
力される。

ピーク検出周期が５　ｎ５ｅｃ、　１０　ｎ５ｅｃ、　
５０　ｎ５ｅＣのときは、ピーク検出周期ごとに分配器
２５に入力されるデジタルデータ数は４の整数倍にはな
らない。このときは、データセレクタ２８の八人力のデ
ータがメモリ３３に書き込まれる。メモリ３３に必要な
データを取り込み終了後、メモリ３３から読み出される
データは、読み出しコントローラ３８で制御されるデジ
タルピーク検出器３０６に入力される。デジタルピーク検出器３６では、第２
図に示すデータ数の中から最大値および最小値を検出し
、データセレクタ３５の８人力を通り表示部３７へ出力
される。

このように前記実施例によれば、アナログデジタル変換
器２３の出力データは、分配器２５によって４個に分配
されるため、ピーク検出周期が２　Ｑ　ｎ　ｓｅｅおよ
び１ＱＱｎｓｅｃ以上のときはサンプル周期５ｎｓｅｃ
の４倍の周期２０　ｎ　ｓｅｅで最大値および最小値を
求める安価な回路が構成できるという効果がある。また
、デジタルピーク検出器３６は高々メモリの読み出しと
同速度で動作すればよいので、低速の安価な回路で構成
することができる。

発明の効果本発明は、前記実施例から明らかなように、順次取り込
んだｎ個のデジタルデータを分配器に入力し、ｎ個のデ
ジタルデータの中から最大値および最小値を検出する複
数の大小比較器と、この大小比較器から順次出力される
複数の最大値および最小値の中からさらに最大値および
最小値を検出する手段を備えたので、ｎ個の整数倍のデ
ジタルデータの中から最大値および最小値を検出するに
はサンプルクロックの１／ｎの動作速度となり、低速で
安価な回路構成とすることができる。また順次取り込ん
だデータをメモリに記憶し、メモリから読み出すときに
最大値および最小値を検出する手段を備えたので、ｎの
整数倍以外のデジタルデータの中から最大値および最小
値を検出するには、メモリの読み出しと同速度でよく、
したがって低速で安価な回路構成により、サンプルクロ
ックと同速度でデジタルピーク検出した場合と同等の分
解能を持つ優れた波形記憶装置を実現することができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す波形記憶装置における
データ取り込み部のブロック図、第２図は本発明の一実
施例におけるピーク検出周期とデータ数の関係を示す図
、第３図は従来の波形記憶装置におけるデータ取り込み
部のブロック図、１２第４図は同従来装置における動作タイミング図である。２１・・・アナログ入力端子、２２・・・サンプルクロ
ック発生器、２３・・・アナログ／デジタル変換器、２
４・・・制御ロジック、２５・・・分配器、２６゜２７
．２９．３０・・・大小比較器、２８・・・データセレ
クタ、３１．３２・・・デジタルピーク検出器、３３・
・・メモリ、３４・・・アドレスカウンタ、３５・・・
データセレクタ、３６・・・デジタルピーク検出器、３
７・・・表示部、３８・・・読み出しコントローラ。

Claims

【特許請求の範囲】

アナログ信号をサンプルクロックでサンプリングしてデ
ジタル変換するアナログ／デジタル変換器と、前記アナ
ログ／デジタル変換器から順次出力されるデジタルデー
タをｎ個に分配する分配器と、前記分配器から出力され
るｎ個のデータの中から最大値および最小値を検出する
多段階の大小比較器と、この多段階の大小比較器から順
次出力される複数の最大値および最小値の中から最大値
および最小値を検出する手段と、前記アナログ／デジタ
ル変換器から出力されるデジタルデータを記憶するメモ
リと、前記メモリから読み出される複数のデジタルデー
タの中から最大値および最小値を検出する手段とを備え
た波形記憶装置。