JPH03269610A - インタフェース用ｌｓｉ回路 - Google Patents
インタフェース用ｌｓｉ回路Info
- Publication number
- JPH03269610A JPH03269610A JP7015690A JP7015690A JPH03269610A JP H03269610 A JPH03269610 A JP H03269610A JP 7015690 A JP7015690 A JP 7015690A JP 7015690 A JP7015690 A JP 7015690A JP H03269610 A JPH03269610 A JP H03269610A
- Authority
- JP
- Japan
- Prior art keywords
- interface
- circuit
- output
- type
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 8
- 230000001934 delay Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 241000824268 Kuma Species 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のデータ転送インタフェースに関
し、特にインタフェース上のデータ受信のサンプリング
方式のインタフェースＬＳＩ回路に関する。
し、特にインタフェース上のデータ受信のサンプリング
方式のインタフェースＬＳＩ回路に関する。
従来この種のインタフェース受信回路は複数のレシーバ
回路のみがＬＳＩとして構成されるか、データレジスタ
を内蔵する場合でも外部クロックにより同期化をとって
取込む方式として構成されていた。
回路のみがＬＳＩとして構成されるか、データレジスタ
を内蔵する場合でも外部クロックにより同期化をとって
取込む方式として構成されていた。
従来のインタフェース用ＬＳＩ回路は上述の様にデータ
レジスタを内蔵する場合には外部クロックによる同期化
を行っていたため、データの取込み性能はＬＳＩの動作
可能周波数で制限されてしまい高速性能のインタフェー
スに使用することができなかった。またデータレジスタ
を内蔵しない場合はＬＳＩの外部にディレーラインを設
けて高性能化に対応せざるを得す部品点数増や小型化が
困難という欠点があった。
レジスタを内蔵する場合には外部クロックによる同期化
を行っていたため、データの取込み性能はＬＳＩの動作
可能周波数で制限されてしまい高速性能のインタフェー
スに使用することができなかった。またデータレジスタ
を内蔵しない場合はＬＳＩの外部にディレーラインを設
けて高性能化に対応せざるを得す部品点数増や小型化が
困難という欠点があった。
本発明のインタフェース用ＬＳＩ回路は、データバス信
号のレシーバ回路と、該レシーバ回路の出力を保持する
データレジスタε、データをサンプリングするためのス
トローブ信号のレジ・−バ回路と、該レシーバ回路の出
力を遅延させるディレーラインと、その複数の遅延出力
をインタフェースのタイプ毎に選択する選択回路とを具
備（２、該選択回路の出力がサンプリング信号εして前
記データレジスタに供給されるように構成する。
号のレシーバ回路と、該レシーバ回路の出力を保持する
データレジスタε、データをサンプリングするためのス
トローブ信号のレジ・−バ回路と、該レシーバ回路の出
力を遅延させるディレーラインと、その複数の遅延出力
をインタフェースのタイプ毎に選択する選択回路とを具
備（２、該選択回路の出力がサンプリング信号εして前
記データレジスタに供給されるように構成する。
次に本発明について図面を参照して説明する。
第１１図は本発明の一実施例のＬＳＩ内のブロック図で
ある。図中、１はストローブ信号１１を受信するレシー
バ回路で、その出力１２はディレーライン２に接続され
、デイｌ／一ライン２の出力１３．１４はインタ選択−
スフ４１１選択信号１６及びインタ選択−メタ４１２選
択信号〕、７どともに選択回路３に入力される。４はデ
ータバス信号１８を受信するレシーバ回路で、その出力
〕、９はデータレジスタ５に入力される。また選択囲路
３の出力〕５はサンプリング信号εしてデータレジスタ
５に供給される。
ある。図中、１はストローブ信号１１を受信するレシー
バ回路で、その出力１２はディレーライン２に接続され
、デイｌ／一ライン２の出力１３．１４はインタ選択−
スフ４１１選択信号１６及びインタ選択−メタ４１２選
択信号〕、７どともに選択回路３に入力される。４はデ
ータバス信号１８を受信するレシーバ回路で、その出力
〕、９はデータレジスタ５に入力される。また選択囲路
３の出力〕５はサンプリング信号εしてデータレジスタ
５に供給される。
次に動作について説明する。本実施例ではインタフェー
スのタイプを２種類として各インタフェースの選択信号
１６．１７が外部から供給される構成であり、タイプ１
の場合はインタ選択−スタイ１１８選択信号１６が論理
゛′１”となり、ストローブ信号Ｊ１をレシーバ回路ｌ
で受信し、その出力１２がディレーライン２を通して遅
延され、タイプ１インタフエースに必要なスキュー補償
時間をεった出力１３を選択回路３で１５に出力し、レ
シーバ回路４で受信したデータバス信号をデータレジス
タ５に取り込む。
スのタイプを２種類として各インタフェースの選択信号
１６．１７が外部から供給される構成であり、タイプ１
の場合はインタ選択−スタイ１１８選択信号１６が論理
゛′１”となり、ストローブ信号Ｊ１をレシーバ回路ｌ
で受信し、その出力１２がディレーライン２を通して遅
延され、タイプ１インタフエースに必要なスキュー補償
時間をεった出力１３を選択回路３で１５に出力し、レ
シーバ回路４で受信したデータバス信号をデータレジス
タ５に取り込む。
同様に、インタフェースのタイプ２を使用する場合はイ
ンタ選択−メタ４１２選択信号Ｊ７が論理“１”となり
５タイプ２インタフエースに必要なスキュー補償時間の
とったディレーライン２の出力１４を選択回路３により
１５に出力し、データレジスタ５のサンプリング信号と
する。
ンタ選択−メタ４１２選択信号Ｊ７が論理“１”となり
５タイプ２インタフエースに必要なスキュー補償時間の
とったディレーライン２の出力１４を選択回路３により
１５に出力し、データレジスタ５のサンプリング信号と
する。
以上説明したように本発明はインタフェース用ＬＳＩ回
路内にディレーラインを持ち込み複数のスキスー補償ス
トローブ信号の作成とそれぞれの選択囲路を設けること
により、複数のインタフェースを小梨、高性能で容易に
構築することができる。
路内にディレーラインを持ち込み複数のスキスー補償ス
トローブ信号の作成とそれぞれの選択囲路を設けること
により、複数のインタフェースを小梨、高性能で容易に
構築することができる。
第１図は本発明の一実施例のブロック図である。
１．４・・・レシーバ回路、２・・・ディレーライン、
３・・・選択回路、５・・・データレジスタ。 「く マ（ン一ゝ＼−（・パ 「ゝ
３・・・選択回路、５・・・データレジスタ。 「く マ（ン一ゝ＼−（・パ 「ゝ
Claims (1)
- データバス信号のレシーバ回路と、該レシーバ回路の出
力を保持するデータレジスタと、データをサンプリング
するためのストローブ信号のレシーバ回路と、該レシー
バ回路の出力を遅延させるディレーラインと、その複数
の遅延出力をインタフェースのタイプ毎に選択する選択
回路とを具備し、該選択回路の出力がサンプリング信号
として前記データレジスタに供給されるように構成した
インタフェース用ＬＳＩ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015690A JPH03269610A (ja) | 1990-03-19 | 1990-03-19 | インタフェース用ｌｓｉ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015690A JPH03269610A (ja) | 1990-03-19 | 1990-03-19 | インタフェース用ｌｓｉ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269610A true JPH03269610A (ja) | 1991-12-02 |
Family
ID=13423428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7015690A Pending JPH03269610A (ja) | 1990-03-19 | 1990-03-19 | インタフェース用ｌｓｉ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269610A (ja) |
-
1990
- 1990-03-19 JP JP7015690A patent/JPH03269610A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5486783A (en) | Method and apparatus for providing clock de-skewing on an integrated circuit board | |
| US8205110B2 (en) | Synchronous operation of a system with asynchronous clock domains | |
| US5422914A (en) | System and method for synchronizing data communications between two devices operating at different clock frequencies | |
| JPH06350440A (ja) | 半導体集積回路 | |
| JP3321926B2 (ja) | 自己同期型半導体集積回路装置 | |
| US6640277B1 (en) | Input staging logic for latching source synchronous data | |
| KR100617999B1 (ko) | 메모리 장치 내의 데이터 캡처를 위한 방법 및 장치 | |
| US6542999B1 (en) | System for latching first and second data on opposite edges of a first clock and outputting both data in response to a second clock | |
| EP1436685B1 (en) | Data synchronization on a peripheral bus | |
| JPH03269610A (ja) | インタフェース用ｌｓｉ回路 | |
| US7313210B2 (en) | System and method for establishing a known timing relationship between two clock signals | |
| US11575383B2 (en) | Clocking system and a method of clock synchronization | |
| JP3320469B2 (ja) | データ処理回路配置 | |
| US5274628A (en) | Multisignal synchronizer with shared last stage | |
| US7123674B2 (en) | Reducing latency and power in asynchronous data transfers | |
| EP1639707B1 (en) | System and method for aligning signals in multiple clock systems | |
| US6031396A (en) | Circuit for synchronizing asynchronous inputs using dual edge logic design | |
| JPH04233014A (ja) | コンピュータ・システム | |
| US6590795B2 (en) | High speed data capture circuit for a digital device | |
| JPS63122311A (ja) | 多相クロツク信号発生回路 | |
| JPH05336091A (ja) | バス通信システム | |
| JPH10303874A (ja) | 異クロック間同期エッジ検出方式 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JP2001195354A (ja) | Ｌｓｉ間データ転送システム及びそれに用いるソースシンクロナスデータ転送方式 | |
| CA2249250A1 (en) | System and method for compensating for delays of a signal in a component of a synchronous system |