JPH04233014A - コンピュータ・システム - Google Patents
コンピュータ・システムInfo
- Publication number
- JPH04233014A JPH04233014A JP3133231A JP13323191A JPH04233014A JP H04233014 A JPH04233014 A JP H04233014A JP 3133231 A JP3133231 A JP 3133231A JP 13323191 A JP13323191 A JP 13323191A JP H04233014 A JPH04233014 A JP H04233014A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clock pulse
- circuit
- generated
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも１つのクロ
ック・パルスを生成するクロック回路、及び前記クロッ
ク回路で生成されたクロック・パルスにより供給される
少なくとも１つのロジック回路を含み、前記ロジック回
路は２つのクロック・パルスが供給される少なくとも１
つのマスタ／スレーブ・ラッチを含むコンピュータ・シ
ステムに関する。
ック・パルスを生成するクロック回路、及び前記クロッ
ク回路で生成されたクロック・パルスにより供給される
少なくとも１つのロジック回路を含み、前記ロジック回
路は２つのクロック・パルスが供給される少なくとも１
つのマスタ／スレーブ・ラッチを含むコンピュータ・シ
ステムに関する。
【０００２】
【従来の技術】このようなコンピュータ・システムは、
例えばメインフレーム・コンピュータから公知であるが
、図１乃至図５に関連して以下に説明する。
例えばメインフレーム・コンピュータから公知であるが
、図１乃至図５に関連して以下に説明する。
【０００３】図１には、クロック回路（ＣＬＫ）１０を
有する最初のチップ、及びロジック回路１２、１３、１
４、１５及び１６をそれぞれ有するチップを含む多重チ
ップ・コンピュータ・システムが示されている。ロジッ
ク回路１２、１３、１４、１５及び１６は全て、少なく
とも２本のライン（線路）を介してクロック回路１０と
接続され、これらのラインを介して第１のクロック・パ
ルス（＋Ｃ）及び第２のクロック・パルス（＋Ｂ）を受
取る。
有する最初のチップ、及びロジック回路１２、１３、１
４、１５及び１６をそれぞれ有するチップを含む多重チ
ップ・コンピュータ・システムが示されている。ロジッ
ク回路１２、１３、１４、１５及び１６は全て、少なく
とも２本のライン（線路）を介してクロック回路１０と
接続され、これらのラインを介して第１のクロック・パ
ルス（＋Ｃ）及び第２のクロック・パルス（＋Ｂ）を受
取る。
【０００４】図２はロジック回路１４の部分を示す。ロ
ジック回路１４は２つのマスタ／スレーブ・ラッチ３０
／３１、３５／３６及びブロック３３を含む。ブロック
３３は複数のロジック・ゲート等を表わす。これらの２
つのラッチのうちのマスタ３０及び３５は第１のクロッ
ク・ライン２０を介して第１のクロック・パルス（＋Ｃ
）により供給され、スレーブ３１及び３６は第２のクロ
ック・ライン２１を介して第２のクロック・パルス（＋
Ｂ）により供給される。更に、入力ライン２３はマスタ
３０に接続され、スレーブ３１は２本のライン２４及び
２５を介してマスタ３５に接続され、スレーブ３６は出
力ライン２６に接続される。
ジック回路１４は２つのマスタ／スレーブ・ラッチ３０
／３１、３５／３６及びブロック３３を含む。ブロック
３３は複数のロジック・ゲート等を表わす。これらの２
つのラッチのうちのマスタ３０及び３５は第１のクロッ
ク・ライン２０を介して第１のクロック・パルス（＋Ｃ
）により供給され、スレーブ３１及び３６は第２のクロ
ック・ライン２１を介して第２のクロック・パルス（＋
Ｂ）により供給される。更に、入力ライン２３はマスタ
３０に接続され、スレーブ３１は２本のライン２４及び
２５を介してマスタ３５に接続され、スレーブ３６は出
力ライン２６に接続される。
【０００５】次に図３の第１及び第２のクロック・パル
ス（＋Ｃ、＋Ｂ）のタイミング図により図２の回路の動
作、従ってロジック回路１４の動作を説明する。
ス（＋Ｃ、＋Ｂ）のタイミング図により図２の回路の動
作、従ってロジック回路１４の動作を説明する。
【０００６】１つのラッチ３０／３１から他のラッチ３
５／３６に伝達される１つのディジタル信号にライン２
３、２４、２５及び２６が割当てられる。ディジタル信
号は２つのラッチ３０／３１及び３５／３６の間のブロ
ック３３のロジック・ゲートに供給される。ディジタル
信号の値は、これらのゲートにより、次のラッチに向か
う途中で変更することができる。ロジック回路１４は、
ディジタル信号毎に直列に接続され且つそれぞれの信号
に関して並列に配列される多数のラッチで構成される。 ラッチ間のロジック・ゲートも互いに接続し、他のディ
ジタル信号により供給することができる。
５／３６に伝達される１つのディジタル信号にライン２
３、２４、２５及び２６が割当てられる。ディジタル信
号は２つのラッチ３０／３１及び３５／３６の間のブロ
ック３３のロジック・ゲートに供給される。ディジタル
信号の値は、これらのゲートにより、次のラッチに向か
う途中で変更することができる。ロジック回路１４は、
ディジタル信号毎に直列に接続され且つそれぞれの信号
に関して並列に配列される多数のラッチで構成される。 ラッチ間のロジック・ゲートも互いに接続し、他のディ
ジタル信号により供給することができる。
【０００７】マスタ３０及び３５並びにスレーブ３１及
び３６に助けられて、ディジタル信号はラッチによりパ
イプライン処理される。例えば、もし高いレベルのディ
ジタル信号値がスレーブ３１に記憶されれば、値の変更
が許される状況である限り、この高い値はブロック３３
のゲートを通過してマスタ３５に到着する。到着したデ
ィジタル信号はマスタ３５に取込まれ、スレーブ３６に
記憶される。スレーブ３６に保持されたディジタル信号
は、次のゲートを通過して次のラッチに到着する。同時
に、後続するパイプラインのディジタル信号は、前記ブ
ロック３３を通過して前記マスタ３５に到着する。
び３６に助けられて、ディジタル信号はラッチによりパ
イプライン処理される。例えば、もし高いレベルのディ
ジタル信号値がスレーブ３１に記憶されれば、値の変更
が許される状況である限り、この高い値はブロック３３
のゲートを通過してマスタ３５に到着する。到着したデ
ィジタル信号はマスタ３５に取込まれ、スレーブ３６に
記憶される。スレーブ３６に保持されたディジタル信号
は、次のゲートを通過して次のラッチに到着する。同時
に、後続するパイプラインのディジタル信号は、前記ブ
ロック３３を通過して前記マスタ３５に到着する。
【０００８】その結果、ディジタル信号は全てのラッチ
及びロジック・ゲートによりパイプライン処理される、
例えばロジック回路１４のロジック機能を実行する。
及びロジック・ゲートによりパイプライン処理される、
例えばロジック回路１４のロジック機能を実行する。
【０００９】パイプライン処理のタイミングは、第１及
び第２のクロック・パルス（＋Ｃ、＋Ｂ）によって制御
される。第１のクロック・パルス（＋Ｃ）はマスタ３０
及び３５を制御し、第２のクロック・パルス（＋Ｂ）は
スレーブ３１及び３６を制御する。到着したディジタル
信号のマスタ３０及び３５への取込みは第１のクロック
・パルス（＋Ｃ）の立下りエッジで実行される。マスタ
３０及び３５からのディジタル信号は、第２のクロック
・パルス（＋Ｂ）の立上りエッジで、スレーブ３１及び
３６に記憶される。
び第２のクロック・パルス（＋Ｃ、＋Ｂ）によって制御
される。第１のクロック・パルス（＋Ｃ）はマスタ３０
及び３５を制御し、第２のクロック・パルス（＋Ｂ）は
スレーブ３１及び３６を制御する。到着したディジタル
信号のマスタ３０及び３５への取込みは第１のクロック
・パルス（＋Ｃ）の立下りエッジで実行される。マスタ
３０及び３５からのディジタル信号は、第２のクロック
・パルス（＋Ｂ）の立上りエッジで、スレーブ３１及び
３６に記憶される。
【００１０】図３の参照番号２８に示すように、理論的
には第１及び第２のクロック・パルス（＋Ｃ、＋Ｂ）の
立下りエッジと立上りエッジが同時に生じるように設計
される。その結果、到着したディジタル信号はマスタ３
０及び３５に取込まれ、同時にスレーブ３１及び３６に
記憶される。この場合、第２のクロック・パルス（＋Ｂ
）の立上りエッジから第１のクロック・パルス（＋Ｃ）
の立下りエッジまでの持続時間Ｔｅｆｆ は最大になる
。ディジタル信号はどれもラッチ間のゲートを通過する
走行時間を必要とするので、この持続時間Ｔｅｆｆ は
２つのラッチ間に配列できるゲート数を決定する。
には第１及び第２のクロック・パルス（＋Ｃ、＋Ｂ）の
立下りエッジと立上りエッジが同時に生じるように設計
される。その結果、到着したディジタル信号はマスタ３
０及び３５に取込まれ、同時にスレーブ３１及び３６に
記憶される。この場合、第２のクロック・パルス（＋Ｂ
）の立上りエッジから第１のクロック・パルス（＋Ｃ）
の立下りエッジまでの持続時間Ｔｅｆｆ は最大になる
。ディジタル信号はどれもラッチ間のゲートを通過する
走行時間を必要とするので、この持続時間Ｔｅｆｆ は
２つのラッチ間に配列できるゲート数を決定する。
【００１１】実際には、第１及び第２のクロック・パル
ス（＋Ｃ、＋Ｂ）の立下りエッジ及び立上りエッジは同
時には生じない。これは、ラッチ３０／３１及び３５／
３６に到着するまでクロック回路１０から走行する必要
があるクロック・パルス（＋Ｃ、＋Ｂ）の長さが異なり
、クロック・パルス（＋Ｃ、＋Ｂ）を生成するクロック
回路１０のそれぞれの構成要素の公差による。その結果
、図３の参照番号３８に示すように、第１のクロック・
パルス（＋Ｃ）の立下りエッジと第２のクロック・パル
スの立上りエッジはスキュー（ｓｋｅｗ）を生じること
がある。
ス（＋Ｃ、＋Ｂ）の立下りエッジ及び立上りエッジは同
時には生じない。これは、ラッチ３０／３１及び３５／
３６に到着するまでクロック回路１０から走行する必要
があるクロック・パルス（＋Ｃ、＋Ｂ）の長さが異なり
、クロック・パルス（＋Ｃ、＋Ｂ）を生成するクロック
回路１０のそれぞれの構成要素の公差による。その結果
、図３の参照番号３８に示すように、第１のクロック・
パルス（＋Ｃ）の立下りエッジと第２のクロック・パル
スの立上りエッジはスキュー（ｓｋｅｗ）を生じること
がある。
【００１２】次に、図４及び図５のタイミング図により
、当該スキューのために生じる問題について説明する。
、当該スキューのために生じる問題について説明する。
【００１３】図４は、いわゆる短い経路の問題を示す。
この場合、第２のクロック・パルス（＋Ｂ）の立上りエ
ッジは第１のクロック・パルス（＋Ｃ）の立下りエッジ
以前に生じる。従って、ディジタル信号は第２のクロッ
ク・パルス（＋Ｂ）の立上りによりスレーブ３１及び３
６に記憶され、同時にブロック３３のゲートにより走行
し始める。第１のクロック・パルス（＋Ｃ）の立下りエ
ッジによって、到着したディジタル信号はマスタ３０及
び３５に取込まれる。第２のクロック・パルス（＋Ｂ）
の立上りエッジから第１のクロック・パルス（＋Ｃ）の
立下りエッジまでの持続時間Ｔｅｆｆ’は非常に短く、
従って適切な動作を保証するためにはゲート数も少なす
ぎる。もしラッチ間のゲート数が必要数に満たなければ
、第２のクロック・パルス（＋Ｂ）の立上りエッジによ
りブロック３３のゲートを通過し始めたディジタル信号
は、第１のクロック・パルス（＋Ｃ）の立下りエッジの
時点までにマスタ３０及び３５に到着せず、従って誤っ
た信号がマスタ３０及び３５に取込まれる。
ッジは第１のクロック・パルス（＋Ｃ）の立下りエッジ
以前に生じる。従って、ディジタル信号は第２のクロッ
ク・パルス（＋Ｂ）の立上りによりスレーブ３１及び３
６に記憶され、同時にブロック３３のゲートにより走行
し始める。第１のクロック・パルス（＋Ｃ）の立下りエ
ッジによって、到着したディジタル信号はマスタ３０及
び３５に取込まれる。第２のクロック・パルス（＋Ｂ）
の立上りエッジから第１のクロック・パルス（＋Ｃ）の
立下りエッジまでの持続時間Ｔｅｆｆ’は非常に短く、
従って適切な動作を保証するためにはゲート数も少なす
ぎる。もしラッチ間のゲート数が必要数に満たなければ
、第２のクロック・パルス（＋Ｂ）の立上りエッジによ
りブロック３３のゲートを通過し始めたディジタル信号
は、第１のクロック・パルス（＋Ｃ）の立下りエッジの
時点までにマスタ３０及び３５に到着せず、従って誤っ
た信号がマスタ３０及び３５に取込まれる。
【００１４】図５は前記誤りを回避する方法を示す。第
１のクロック・パルス（＋Ｃ）の立下りエッジ及び第２
のクロック・パルス（＋Ｂ）の立上りエッジは同時には
生成されず、ある間隔で生成される。第２のクロック・
パルス（＋Ｂ）の立上りエッジは第１のクロック・パル
ス（＋Ｃ）の立下りエッジよりも持続時間ＤＴだけ遅れ
て生成される。この持続時間ＤＴは、少なくとも理論的
に最悪の場合に生じるスキュー程度の大きさに選択され
る。図５の参照番号４８に示すように、前記間隔のため
に、第２のクロック・パルス（＋Ｂ）の立上りエッジは
、いかなる場合にも、第１のクロック・パルス（＋Ｃ）
の立下りエッジ以前には生じない。その結果、短い経路
の問題は回避される。
１のクロック・パルス（＋Ｃ）の立下りエッジ及び第２
のクロック・パルス（＋Ｂ）の立上りエッジは同時には
生成されず、ある間隔で生成される。第２のクロック・
パルス（＋Ｂ）の立上りエッジは第１のクロック・パル
ス（＋Ｃ）の立下りエッジよりも持続時間ＤＴだけ遅れ
て生成される。この持続時間ＤＴは、少なくとも理論的
に最悪の場合に生じるスキュー程度の大きさに選択され
る。図５の参照番号４８に示すように、前記間隔のため
に、第２のクロック・パルス（＋Ｂ）の立上りエッジは
、いかなる場合にも、第１のクロック・パルス（＋Ｃ）
の立下りエッジ以前には生じない。その結果、短い経路
の問題は回避される。
【００１５】他方、前記間隔のため、第２のクロック・
パルス（＋Ｂ）の立上りエッジから第１のクロック・パ
ルス（＋Ｃ）の立下りエッジまでの持続時間 Ｔｅｆｆ
’’は、図３に示す理論的な場合よりも短い。この作用
は長い経路の問題と呼ばれる。その結果、ラッチ間のゲ
ート数をもっと少なくするか、又は、同数のゲートの場
合にはクロック・パルス（＋Ｃ、＋Ｂ）の周波数を低く
しなければならない。いずれの場合も、コンピュータ・
システムの性能は低下する。
パルス（＋Ｂ）の立上りエッジから第１のクロック・パ
ルス（＋Ｃ）の立下りエッジまでの持続時間 Ｔｅｆｆ
’’は、図３に示す理論的な場合よりも短い。この作用
は長い経路の問題と呼ばれる。その結果、ラッチ間のゲ
ート数をもっと少なくするか、又は、同数のゲートの場
合にはクロック・パルス（＋Ｃ、＋Ｂ）の周波数を低く
しなければならない。いずれの場合も、コンピュータ・
システムの性能は低下する。
【００１６】
【発明が解決しようとする課題】本発明の目的はコンピ
ュータ・システムのクロック・パルスの性能を改善する
ことである。
ュータ・システムのクロック・パルスの性能を改善する
ことである。
【００１７】前記目的は、本発明に従って、少なくとも
１つのクロック・パルスを生成するクロック回路、及び
前記クロック回路で生成されたクロック・パルスが供給
される少なくとも１つのロジック回路を含むコンピュー
タ・システムにより解決され、前記ロジック回路は、前
記クロック回路で生成されたクロック・パルスの援助に
よって、少なくとも１つの他のクロック・パルスを生成
する手段、及び２つのクロック・パルスが供給される少
なくとも１つのマスタ／スレーブ・ラッチを含み、前記
２者のうちの１つは前記ロジック回路で生成されたクロ
ック・パルスであり、他の１つは前記クロック回路で生
成されたクロック・パルス又はその反転である。
１つのクロック・パルスを生成するクロック回路、及び
前記クロック回路で生成されたクロック・パルスが供給
される少なくとも１つのロジック回路を含むコンピュー
タ・システムにより解決され、前記ロジック回路は、前
記クロック回路で生成されたクロック・パルスの援助に
よって、少なくとも１つの他のクロック・パルスを生成
する手段、及び２つのクロック・パルスが供給される少
なくとも１つのマスタ／スレーブ・ラッチを含み、前記
２者のうちの１つは前記ロジック回路で生成されたクロ
ック・パルスであり、他の１つは前記クロック回路で生
成されたクロック・パルス又はその反転である。
【００１８】本発明によるコンピュータ・システムはロ
ジック回路自身のマスタ／スレーブ・ラッチのために２
つのクロック・パルスのうちの少なくとも１つを生成す
る。前記生成はクロック回路で生成されたクロック・パ
ルスによって行われる。その結果、マスタ／スレーブ・
ラッチの両クロック・パルスはクロック回路で生成され
たクロック・パルスから取出され、その結果、これらの
２つのクロック・パルスの全てのエッジは直に相互依存
するので、前記エッジはほぼ同一である。そのために、
ロジック回路以前の構成部品の公差、即ち長さの相違か
ら生じるスキューはどれも適用されなくなる。これはス
キューが大幅に小さくなる利点を与える。ロジック回路
自身の構成要素の公差のための小さなスキューが残るだ
けである。同じことが全てのロジック回路のそれぞれに
当てはまる。まとめとして、ラッチ間のゲートを通過す
るディジタル信号の持続時間が最大になり、従って、ゲ
ート数も最大にすることができる。よって、コンピュー
タ・システムのクロック・パルスの性能は向上する。
ジック回路自身のマスタ／スレーブ・ラッチのために２
つのクロック・パルスのうちの少なくとも１つを生成す
る。前記生成はクロック回路で生成されたクロック・パ
ルスによって行われる。その結果、マスタ／スレーブ・
ラッチの両クロック・パルスはクロック回路で生成され
たクロック・パルスから取出され、その結果、これらの
２つのクロック・パルスの全てのエッジは直に相互依存
するので、前記エッジはほぼ同一である。そのために、
ロジック回路以前の構成部品の公差、即ち長さの相違か
ら生じるスキューはどれも適用されなくなる。これはス
キューが大幅に小さくなる利点を与える。ロジック回路
自身の構成要素の公差のための小さなスキューが残るだ
けである。同じことが全てのロジック回路のそれぞれに
当てはまる。まとめとして、ラッチ間のゲートを通過す
るディジタル信号の持続時間が最大になり、従って、ゲ
ート数も最大にすることができる。よって、コンピュー
タ・システムのクロック・パルスの性能は向上する。
【００１９】本発明の実施例では、マスタ／スレーブ・
ラッチの２つのクロック・パルスの１つを生成する手段
はＡＮＤ（論理積）ゲートを含む。このＡＮＤゲートは
それぞれロジック回路又は複数のロジック回路に配列さ
れる。このＡＮＤゲートに助けられて、クロック回路で
生成されたクロック・パルスとロジック回路に供給又は
生成されるもう１つの信号が組合わされる。そしてロジ
ック回路で生成されたクロック・パルス又はクロック回
路で生成されたクロック・パルスは第１及び第２のクロ
ック・パルスとしてラッチに供給される。この実施例の
利点は１つのＡＮＤゲートだけでスキューの減少が得ら
れることである。このＡＮＤゲートは集積回路に大きな
空間を必要とせず、回路のタイミングにもそれほど悪影
響を及ぼさない。
ラッチの２つのクロック・パルスの１つを生成する手段
はＡＮＤ（論理積）ゲートを含む。このＡＮＤゲートは
それぞれロジック回路又は複数のロジック回路に配列さ
れる。このＡＮＤゲートに助けられて、クロック回路で
生成されたクロック・パルスとロジック回路に供給又は
生成されるもう１つの信号が組合わされる。そしてロジ
ック回路で生成されたクロック・パルス又はクロック回
路で生成されたクロック・パルスは第１及び第２のクロ
ック・パルスとしてラッチに供給される。この実施例の
利点は１つのＡＮＤゲートだけでスキューの減少が得ら
れることである。このＡＮＤゲートは集積回路に大きな
空間を必要とせず、回路のタイミングにもそれほど悪影
響を及ぼさない。
【００２０】本発明のもう１つの実施例では、ロジック
回路に遅延回路が含まれる。この遅延回路により、クロ
ック回路で生成されたクロック・パルスは遅延され、遅
延によって前述の他の信号はロジック回路自身に生成さ
れる。その利点は、クロック・パルスは２つは必要とせ
ず、１つのクロック・パルスだけをロジック回路に供給
するだけでよいことである。これまでは、クロック回路
からロジック回路へは２本のラインが必要であったが、
そのうちの１本を省くことができる。
回路に遅延回路が含まれる。この遅延回路により、クロ
ック回路で生成されたクロック・パルスは遅延され、遅
延によって前述の他の信号はロジック回路自身に生成さ
れる。その利点は、クロック・パルスは２つは必要とせ
ず、１つのクロック・パルスだけをロジック回路に供給
するだけでよいことである。これまでは、クロック回路
からロジック回路へは２本のラインが必要であったが、
そのうちの１本を省くことができる。
【００２１】
【実施例】図６は補助クロック・パルス（＋Ｃ’） 及
び第２のクロック・パルスの反転（−Ｂ）がクロック回
路１０からロジック回路１４’ に供給されることを示
す。このロジック回路１４’ はＡＮＤゲート４０、バ
ッファ４１、レシーバ４３及び反転（ＩＮＶ）ゲート４
４を含む。ＡＮＤゲート４０は更にレシーバを、反転ゲ
ート４４はバッファを含むことができる。ＡＮＤゲート
４０はその入力信号として補助クロック・パルス（＋Ｃ
’） 及び第２のクロック・パルスの反転（−Ｂ）を供
給される。 ＡＮＤゲート４０の出力はバッファ４１の入力に接続さ
れる。バッファ４１は第１のクロック・パルス（＋Ｃ）
を出力する。レシーバ４３は第２のクロック・パルスの
反転（−Ｂ）を供給される。レシーバ４３の出力は反転
ゲート４４の入力に接続される。反転ゲート４４は第２
のクロック・パルス（＋Ｂ）を出力する。
び第２のクロック・パルスの反転（−Ｂ）がクロック回
路１０からロジック回路１４’ に供給されることを示
す。このロジック回路１４’ はＡＮＤゲート４０、バ
ッファ４１、レシーバ４３及び反転（ＩＮＶ）ゲート４
４を含む。ＡＮＤゲート４０は更にレシーバを、反転ゲ
ート４４はバッファを含むことができる。ＡＮＤゲート
４０はその入力信号として補助クロック・パルス（＋Ｃ
’） 及び第２のクロック・パルスの反転（−Ｂ）を供
給される。 ＡＮＤゲート４０の出力はバッファ４１の入力に接続さ
れる。バッファ４１は第１のクロック・パルス（＋Ｃ）
を出力する。レシーバ４３は第２のクロック・パルスの
反転（−Ｂ）を供給される。レシーバ４３の出力は反転
ゲート４４の入力に接続される。反転ゲート４４は第２
のクロック・パルス（＋Ｂ）を出力する。
【００２２】図７は図６の回路のタイミング図を示す。
補助クロック・パルス（＋Ｃ’） は第２のクロック・
パルスの反転（−Ｂ）に対してシフトされた信号てある
。補助クロック・パルス（＋Ｃ’） と第２のクロック
・パルスの反転（−Ｂ）の位相のずれは図７に示すよう
にサイクル・タイム（ＴＣ）の４分の１である。
パルスの反転（−Ｂ）に対してシフトされた信号てある
。補助クロック・パルス（＋Ｃ’） と第２のクロック
・パルスの反転（−Ｂ）の位相のずれは図７に示すよう
にサイクル・タイム（ＴＣ）の４分の１である。
【００２３】補助クロック・パルス（＋Ｃ’） と第２
のクロック・パルスの反転（−Ｂ）はＡＮＤゲート４０
で組合わされ、第１のクロック・パルス（＋Ｃ）が得ら
れる。そして、この第１のクロック・パルス（＋Ｃ）の
立下りエッジは第２のクロック・パルスの反転（−Ｂ）
の立下りエッジから直に導かれるために、これらの立下
りエッジは殆ど同じである。これは図７の参照番号６０
に示される。
のクロック・パルスの反転（−Ｂ）はＡＮＤゲート４０
で組合わされ、第１のクロック・パルス（＋Ｃ）が得ら
れる。そして、この第１のクロック・パルス（＋Ｃ）の
立下りエッジは第２のクロック・パルスの反転（−Ｂ）
の立下りエッジから直に導かれるために、これらの立下
りエッジは殆ど同じである。これは図７の参照番号６０
に示される。
【００２４】同時に、第２のクロック・パルスの反転（
−Ｂ）は反転ゲート４４によって反転され、第２のクロ
ック・パルス（＋Ｂ）が生じる。従って、第１のクロッ
ク・パルス（＋Ｃ）の立下りエッジと第２のクロック・
パルス（＋Ｂ）の立上りエッジもほぼ同じである。
−Ｂ）は反転ゲート４４によって反転され、第２のクロ
ック・パルス（＋Ｂ）が生じる。従って、第１のクロッ
ク・パルス（＋Ｃ）の立下りエッジと第２のクロック・
パルス（＋Ｂ）の立上りエッジもほぼ同じである。
【００２５】ＡＮＤゲート（４０）、反転ゲート（４４
）における電気的素子数の相違及び公差等により、第１
及び第２のクロック・パルス（＋Ｃ、＋Ｂ）の間に僅か
なスキューだけが残ることがある。これは図７の参照番
号６２に示される。
）における電気的素子数の相違及び公差等により、第１
及び第２のクロック・パルス（＋Ｃ、＋Ｂ）の間に僅か
なスキューだけが残ることがある。これは図７の参照番
号６２に示される。
【００２６】図８は第２のクロック・パルスの反転（−
Ｂ）だけがクロック回路１０からロジック回路１４’’
に供給されることを示す。ロジック回路１４’’はＡＮ
Ｄゲート５０、バッファ５１、レシーバ５３、反転ゲー
ト５４、遅延（ＤＥＬ）回路５７及びもう１つの反転ゲ
ート５６を含む。ＡＮＤゲート５０は更にレシーバを、
反転ゲート５４はバッファを含むことができる。ＡＮＤ
ゲート５０は第２のクロック・パルスの反転（−Ｂ）及
びロジック回路１４’’自身に生成される補助クロック
・パルスが供給される。ＡＮＤゲート５０の出力はバッ
ファ５１の入力に接続される。バッファ５１は第１のク
ロック・パルス（＋Ｃ）を出力する。レシーバ５３は第
２のクロック・パルスの反転（−Ｂ）が供給される。レ
シーバ５３の出力は反転ゲート５４の入力に接続される
。反転ゲート５４は第２のクロック・パルス（＋Ｂ）を
出力する。この第２のクロック・パルス（＋Ｂ）は遅延
回路５７に供給される。遅延回路５７の出力は反転ゲー
ト５６に接続される。この反転ゲート５６は前述の補助
クロック・パルス（−Ｂ’）を出力する。
Ｂ）だけがクロック回路１０からロジック回路１４’’
に供給されることを示す。ロジック回路１４’’はＡＮ
Ｄゲート５０、バッファ５１、レシーバ５３、反転ゲー
ト５４、遅延（ＤＥＬ）回路５７及びもう１つの反転ゲ
ート５６を含む。ＡＮＤゲート５０は更にレシーバを、
反転ゲート５４はバッファを含むことができる。ＡＮＤ
ゲート５０は第２のクロック・パルスの反転（−Ｂ）及
びロジック回路１４’’自身に生成される補助クロック
・パルスが供給される。ＡＮＤゲート５０の出力はバッ
ファ５１の入力に接続される。バッファ５１は第１のク
ロック・パルス（＋Ｃ）を出力する。レシーバ５３は第
２のクロック・パルスの反転（−Ｂ）が供給される。レ
シーバ５３の出力は反転ゲート５４の入力に接続される
。反転ゲート５４は第２のクロック・パルス（＋Ｂ）を
出力する。この第２のクロック・パルス（＋Ｂ）は遅延
回路５７に供給される。遅延回路５７の出力は反転ゲー
ト５６に接続される。この反転ゲート５６は前述の補助
クロック・パルス（−Ｂ’）を出力する。
【００２７】図９は図８の回路のタイミング図を示す。
補助クロック・パルス（−Ｂ’） は第２のクロック・
パルスの反転（−Ｂ）に対してシフトされた信号である
。図９に示すように、補助クロック・パルス（−Ｂ’）
と第２のクロック・パルスの反転（−Ｂ）の位相のず
れは、サイクル・タイム（ＴＣ）のおよそ４分の１であ
る。補助クロック・パルス（−Ｂ’） の信号レベルが
高いうちに第２のクロック・パルスの反転（−Ｂ）の立
下りエッジが現われる限り、このずれは変更できる。
パルスの反転（−Ｂ）に対してシフトされた信号である
。図９に示すように、補助クロック・パルス（−Ｂ’）
と第２のクロック・パルスの反転（−Ｂ）の位相のず
れは、サイクル・タイム（ＴＣ）のおよそ４分の１であ
る。補助クロック・パルス（−Ｂ’） の信号レベルが
高いうちに第２のクロック・パルスの反転（−Ｂ）の立
下りエッジが現われる限り、このずれは変更できる。
【００２８】補助クロック・パルス（−Ｂ’） 及び第
２のクロック・パルスの反転（−Ｂ）はＡＮＤゲート５
０で組合わされ、第１のクロック・パルス（＋Ｃ）が得
られる。そして、この第１のクロック・パルス（＋Ｃ）
の立下りエッジは第２のクロック・パルスの反転（−Ｂ
）の立下りエッジから直に導かれるために、これらの立
下りエッジはほぼ同じである。これは図９の参照番号６
５に示される。
２のクロック・パルスの反転（−Ｂ）はＡＮＤゲート５
０で組合わされ、第１のクロック・パルス（＋Ｃ）が得
られる。そして、この第１のクロック・パルス（＋Ｃ）
の立下りエッジは第２のクロック・パルスの反転（−Ｂ
）の立下りエッジから直に導かれるために、これらの立
下りエッジはほぼ同じである。これは図９の参照番号６
５に示される。
【００２９】同時に、第２のクロック・パルスの反転（
−Ｂ）は反転ゲート５４により反転され、第２のクロッ
ク・パルス（＋Ｂ）が生じる。従って、第１のクロック
・パルス（＋Ｃ）の立下りエッジと第２のクロック・パ
ルス（＋Ｂ）の立上りエッジもほぼ同じである。
−Ｂ）は反転ゲート５４により反転され、第２のクロッ
ク・パルス（＋Ｂ）が生じる。従って、第１のクロック
・パルス（＋Ｃ）の立下りエッジと第２のクロック・パ
ルス（＋Ｂ）の立上りエッジもほぼ同じである。
【００３０】ＡＮＤゲート（５０）、反転ゲート（５４
）等における電気的素子数の相違及び公差により、第１
及び第２のクロック・パルス（＋Ｃ、＋Ｂ）の間に僅か
なスキューだけが残ることがある。これは図９の参照番
号６７に示される。
）等における電気的素子数の相違及び公差により、第１
及び第２のクロック・パルス（＋Ｃ、＋Ｂ）の間に僅か
なスキューだけが残ることがある。これは図９の参照番
号６７に示される。
【００３１】内部で生成された補助クロック・パルス（
−Ｂ’） に助けられて、ロジック回路１４’’は第２
のクロック・パルスの反転（−Ｂ）が供給されるだけで
よい。
−Ｂ’） に助けられて、ロジック回路１４’’は第２
のクロック・パルスの反転（−Ｂ）が供給されるだけで
よい。
【００３２】レシーバ５３、反転ゲート５４、反転ゲー
ト５６及びフィードバック・ラインによってディジタル
信号の走行時間の補助クロック・パルス（−Ｂ’） の
みの所望の遅延が得られる。この場合、遅延回路はこれ
以上必要ではない。もちろん、補助クロック・パルス（
−Ｂ’） はもう１つの方法でロジック回路１４’’に
生成することもできる。例えば、遅延回路５７に第２の
クロック・パルスの反転（−Ｂ）を直に供給することが
できる。更に、例えば、補助クロック・パルス（−Ｂ’
） が供給される別のＯＲ（論理和）ゲートを選択する
ことにより、コンピュータ・システムを検査するための
特別のクロック・パルスを生成することができる。
ト５６及びフィードバック・ラインによってディジタル
信号の走行時間の補助クロック・パルス（−Ｂ’） の
みの所望の遅延が得られる。この場合、遅延回路はこれ
以上必要ではない。もちろん、補助クロック・パルス（
−Ｂ’） はもう１つの方法でロジック回路１４’’に
生成することもできる。例えば、遅延回路５７に第２の
クロック・パルスの反転（−Ｂ）を直に供給することが
できる。更に、例えば、補助クロック・パルス（−Ｂ’
） が供給される別のＯＲ（論理和）ゲートを選択する
ことにより、コンピュータ・システムを検査するための
特別のクロック・パルスを生成することができる。
【００３３】
【発明の効果】本発明によればコンピュータ・システム
のクロック・パルスの性能を改善することができる。
のクロック・パルスの性能を改善することができる。
【図１】多重チップ・コンピュータ・システムのブロッ
ク図である。
ク図である。
【図２】図１の１つのロジック・チップの部分のブロッ
ク図である。
ク図である。
【図３】図２のロジック・チップ上のクロック・パルス
のタイミング図である。
のタイミング図である。
【図４】図３のクロック・パルスの特定の条件の下での
タイミング図である。
タイミング図である。
【図５】図３のクロック・パルスの特定の条件の下での
タイミング図である。
タイミング図である。
【図６】ＡＮＤゲートへの２つの入力信号がロジック回
路に供給される本発明の第１の実施例のブロック図であ
る。
路に供給される本発明の第１の実施例のブロック図であ
る。
【図７】本発明の第１の実施例のタイミング図である。
【図８】ＡＮＤゲートへの２つの入力信号のうちの１つ
だけがロジック回路に供給される本発明の第２の実施例
のブロック図である。
だけがロジック回路に供給される本発明の第２の実施例
のブロック図である。
【図９】本発明の第２の実施例のタイミング図である。
１０ クロック回路（ＣＬＫ）
１２ ロジック回路
１３ ロジック回路
１４ ロジック回路
１４’ ロジック回路
１４’’ ロジック回路
１５ ロジック回路
１６ ロジック回路
２０ 第１のクロック・ライン
２１ 第２のクロック・ライン
２３ 入力ライン
２６ 出力ライン
３０ マスタ・ラッチ
３１ スレーブ・ラッチ
３３ ブロック
３５ マスタ・ラッチ
３６ スレーブ・ラッチ
４０ ＡＮＤゲート
４１ バッファ
４３ レシーバ
４４ 反転ゲート
５０ ＡＮＤゲート
５１ バッファ
５３ レシーバ
５４ 反転ゲート
５６ 反転ゲート
５７ 遅延回路
Claims (8)
- 【請求項１】少なくとも１つのクロック・パルス（−Ｂ
、第２のクロック・パルスの反転）を生成するクロック
回路及び前記クロック回路で生成されたクロック・パル
ス（−Ｂ）が供給される少なくとも１つのロジック回路
を含み、前記ロジック回路は前記クロック回路で生成さ
れたクロック・パルス（−Ｂ）の援助により少なくとも
１つの他のクロック・パルス（＋Ｃ、第１のクロック・
パルス）を生成する手段及び前記ロジック回路で生成さ
れたクロック・パルス（＋Ｃ）及び前記クロック回路で
生成されたクロック・パルス（−Ｂ）又はその反転（＋
Ｂ、第２のクロック・パルス）の２つのクロック・パル
ス（＋Ｃ、＋Ｂ）が供給される少なくとも１つのマスタ
／スレーブ・ラッチを含むコンピュータ・システム。 - 【請求項２】前記手段は前記クロック回路で生成された
クロック・パルス（−Ｂ）が供給されるＡＮＤゲートを
含む請求項１のコンピュータ・システム。 - 【請求項３】前記手段は更に前記クロック回路で生成さ
れたクロック・パルス（−Ｂ）が供給される反転ゲート
を含む請求項２のコンピュータ・システム。 - 【請求項４】前記クロック回路は更に前記ＡＮＤゲート
に供給される補助クロック・パルス（＋Ｃ’） を生成
し、前記補助クロック・パルス（＋Ｃ’） と前記クロ
ック回路で生成されたクロック・パルス（−Ｂ）を組合
わせる請求項２又は請求項３のコンピュータ・システム
。 - 【請求項５】前記補助クロック・パルス（＋Ｃ’） は
前記クロック回路で生成されたクロック・パルス（−Ｂ
）に対してシフトされた信号である請求項４のコンピュ
ータ・システム。 - 【請求項６】前記手段は更に前記クロック回路で生成さ
れたクロック・パルス（−／＋Ｂ）が供給される遅延回
路を含み、前記遅延回路は前記ＡＮＤゲートに供給され
る補助クロック・パルス（−／＋Ｂ’） を生成し、前
記補助クロック・パルス （−／＋Ｂ’）と前記クロッ
ク回路で生成されたクロック・パルス（−／＋Ｂ）を組
合わせる請求項２又は請求項３のコンピュータ・システ
ム。 - 【請求項７】前記手段は更に反転ゲートを含み、前記補
助クロック・パルス（−／＋Ｂ）を反転させる請求項６
のコンピュータ・システム。 - 【請求項８】前記クロック回路及び前記ロジック回路は
異なるチップに位置している請求項１乃至請求項７のコ
ンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90111294A EP0461291A1 (en) | 1990-06-15 | 1990-06-15 | Clock generation in a multi-chip computersystem |
| DE90111294.6 | 1990-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233014A true JPH04233014A (ja) | 1992-08-21 |
| JPH0760353B2 JPH0760353B2 (ja) | 1995-06-28 |
Family
ID=8204098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133231A Expired - Lifetime JPH0760353B2 (ja) | 1990-06-15 | 1991-05-10 | コンピュータ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5303365A (ja) |
| EP (1) | EP0461291A1 (ja) |
| JP (1) | JPH0760353B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453171A3 (en) * | 1990-04-18 | 1992-11-19 | Quickturn Systems Inc | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like |
| US5572722A (en) * | 1992-05-28 | 1996-11-05 | Texas Instruments Incorporated | Time skewing arrangement for operating random access memory in synchronism with a data processor |
| US5771375A (en) * | 1995-09-18 | 1998-06-23 | International Business Machines Corporation | Automatic delay adjustment for static timing analysis using clock edge identification and half cycle paths |
| US6748565B1 (en) | 2000-10-02 | 2004-06-08 | International Business Machines Corporation | System and method for adjusting timing paths |
| FR2901930B1 (fr) * | 2006-05-31 | 2008-09-05 | Valeo Equip Electr Moteur | Procede et dispositif de generation de signaux binaires dephases et leur utilisation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912853U (ja) * | 1972-05-10 | 1974-02-02 | ||
| JPS5011740A (ja) * | 1973-06-04 | 1975-02-06 | ||
| JPS61264817A (ja) * | 1985-05-18 | 1986-11-22 | Fujitsu Ltd | クロツク信号発生回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409671A (en) * | 1978-09-05 | 1983-10-11 | Motorola, Inc. | Data processor having single clock pin |
| DE2853523C2 (de) * | 1978-12-12 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dezentrale Erzeugung von Taktsteuersignalen |
| JPS5856023A (ja) * | 1981-09-29 | 1983-04-02 | Shimadzu Corp | 配列変換装置 |
| JPS59178689A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | シフトレジスタ |
| US4745302A (en) * | 1985-12-23 | 1988-05-17 | Hitachi, Ltd. | Asynchronous signal synchronizing circuit |
-
1990
- 1990-06-15 EP EP90111294A patent/EP0461291A1/en not_active Withdrawn
-
1991
- 1991-05-10 JP JP3133231A patent/JPH0760353B2/ja not_active Expired - Lifetime
- 1991-06-14 US US07/715,530 patent/US5303365A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912853U (ja) * | 1972-05-10 | 1974-02-02 | ||
| JPS5011740A (ja) * | 1973-06-04 | 1975-02-06 | ||
| JPS61264817A (ja) * | 1985-05-18 | 1986-11-22 | Fujitsu Ltd | クロツク信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0461291A1 (en) | 1991-12-18 |
| US5303365A (en) | 1994-04-12 |
| JPH0760353B2 (ja) | 1995-06-28 |
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