JPH03269723A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次コ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 入力データがメモリに蓄積されメモリ蓄積のデータが入
力順に送出されるデータ転送装置に関し、高速で小型な
装置を安価に提供することを目的と　し、 ホスト側の処理装置から与えられた指示に従ってデータ
送出の許可と禁止とをデータ出力装置に通知する手段と
、データ出力装置から与えられたデータをメモリの連続
したアドレスへ順に書込む手段と、現在におけるデータ
書込みのアドレスを生成する手段と、ホスト側の処理装
置から要求されたときに現在の生成アドレスを該処理装
置へ送出する手段と、メモリに書込まれたデータをホス
ト側の処理装置から与えられた指示でアドレス順に読み
出して該処理装置へ送出する手段と、を有する。

［産業上の利用分野］ 本発明は、入力データがメモリに蓄積されメモリ蓄積の
データが入力順に送出される装置に関する。

画像データをパイプライン処理するシステムでは、パイ
プライン上に並ぶ各装置の人出力バツファとしてこの種
の装置が利用される。

［従来の技術］ 特願昭６３−１３３９８号においてはこの種の装置に関
する提案が示されており、第６図ではその装置の構成が
説明されている。

同図のＦＩＦＯメモリ６０はホスト側の処理装置に接続
されており、ＦＩＦＯメモリ６２はホスト側の処理装置
へデータを送出する装置に内蔵されている。

これらのＦＩＦＯメモリ８０．６２は接続装置６４を介
して結ばれており、それらと接続装置６４との同期は同
期化部６６．６８によりとられている。

また、接続装置６４０制御信号発生部７０からＦＩＦＯ
メモリ６０．６２に続出制御信号、書込制御信号が各々
与えられており、ＦＩＦＯメモリ６２から送出されたデ
ータはＦＩＦＯメモリ６０に一旦蓄積さ札　そのＦＩＦ
Ｏをメモリ６０からホスト側の処理装置へ転送される。

その際にＦＩＦＯメモリ６０が入出力データのバッファ
として機能するので、ＦＩＦＯメモリ６２を内蔵した装
置のデータ出力速度よりホスト側処理装置のデータ入力
速度が低〜）場合であっても、ＦＩＦＯメモリ６２側の
装置がデータを連続的に送出でき、このため、システム
の処理速度を高めることが可能となる。

［発明が解決しようとする課題］ ここで、ＦＩＦＯメモリ６０としては第７図に示された
２ポ一トＲＡＭのタイプで５１２ＷＸ９ビツト、　　Ｉ
ＫＷＸ９ビットのものが使用されている。

しかしながら、この種のメモリが小容量で高価であるの
で、膨大な量の画像データを高速にパイプライン処理す
るシステムの場合には、多数のメモリが必要となる。

したがって、システムの構築に多額の費用を要し、また
、メモリ実装のスペースが大きなものとなってそのシス
テムが大型化する。

発明りは上記従来の事情に鑑みて為されたものであり、
その目的は、高速で小型なデータ転送装置を安価に提供
することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明にかかる装置は第１
図のように構成されている。

同図の手段１４にはホスト側の処理袋＠１０から指示が
与えら札　この指示に従って手段１４からデータ出力装
ｆ１１１２へデータ送出の許可と禁止とが通知される。

データ書込みの許可が通知されることでデータ出力装置
１２から送出されたデータは手段１８に与えら札　メモ
リ１６の連続したアドレスへ手段１８により順次書き込
まれる。

その際のデータ書込アドレスは手段２０でリアアルタイ
ムに生成さ札　ホスト側処理装置１０の要求によりこれ
へ手段２２から送出される。

また、メモリ１８に書き込まれたデータはホスト側の処
理装置１０から与えられた指示で手段２４によりアドレ
ス順で読み出さ札　この処理装置１０へ送出される。

［作用コ 本発明では、データ送出の許可と禁止とがホスト側の処
理装置１０からデータ出力袋？１１２に指示さ札　その
データ出力袋ｆ１１２から送出されたデータがメモリ１
６の連続アドレスへ順に書き込まれる。

そして、現在におけるデータ書込みのアドレスはこれを
要求することでホスト側の処理装置１０がチエツクでき
、そのチエツクを複数回行なってデータ書込みの終了を
書込みアドレスの停止からホスト側処理装置１０の側で
確認できる。

またホスト側の処理装置１０は、データ書込みの終了確
認が行なわれたときにデータ送出の禁止とデータ読出の
指示とを与えることにより、データ出力装置１１１２の
送出順でメモリ１６から読み出されたデータを受は取る
ことが可能となる。

その際には、ホスト側処理装ｍｉｏとデータ出力装置！
２からメモリ１６を交互にアクセスする動作の繰り返し
でメモリアクセスの競合が回避されるので、メモリ１６
として１ボートのＲＡＭを使用できる。

［実施例］ 以下、図面に基づいて本発明にかかる装置の好適な実施
例を説明する。

第２図において、データ出力装置１２のＦＩＦＯメモリ
６２から送出されたデータはメモリ１４に書き込ま札　
接続袋Ｎ２６を介してホスト側処理装置ｔｉｏへ読み出
される。

このメモリ１４としては第３図で示されるように１ポー
トのＲＡＭ　（ＳＲＡＭ）が利用されており、膨大な量
の画像データがパイプライン処理される場合には６４Ｋ
ｗＸ３２ビットに達する容量のものも使用される。

第４図においては接続装置２６の回路構成が示されてお
り、データ出力装置１２から送出されたデータはゲート
３０を介してメモリ１４に書き込まれる。

そして、メモリ１４に格納のデータはゲート３２を介し
て読み出さ札　ゲート３４からホスト側処理装置１０に
送出される。

また、ゲート信号生成回路３６にはホスト側処理装置１
０からライト信号とリード信号とが与えら札　これから
ゲート信号Ｗ１．Ｗ２とゲート信号Ｗｌ、Ｗ２がゲート
信号生成回路３６で生成される。

さらに、ＦＩＦＯメモリ６２へ送出されるホスト側処理
装置１０のリセット信号はゲート８８゜４０にも与えら
札　ゲート３８．４０の出力はライトアドレス生成回路
４２（カウンタにより構成）、リードモードフラグ生成
回路４４のリセット入力に各々供給される。

これらのうちゲート３８はゲート信号生成回路８６のゲ
ート信号Ｗ２で開か札　ホスト側処理装置１０のリセッ
ト信号によりライトアドレス生成回路４２の生成アドレ
ス（メモリ１４のライトアドレス）がリセットされる。

そして、ゲー）４０はゲート信号生成回路３６のゲート
信号Ｒ１又はライトアドレス生成回路４２のキャリー出
力で開か札　ホスト側処理装置１０のリセット信号によ
りリードモードフラグ生成回路４４がリセットされる。

また、リードモードフラグ生成回路４４のデータ入力に
はホスト側処理装置１０の送出したフラグデータがゲー
）４６．４８を介して供給されその際にクロック入力へ
ゲート信号生成回路３６からゲート信号Ｗ１が与えられ
る。

これによりリードモードフラグ生成回路４４のフラグ（
リードモードフラグ）がセット＝”　１”されてフラグ
値”１”が接続装置６４に与えら札接続装置６４からデ
ータ出力袋＠１２にデータ送出の許可が通知される（第
５図　ステップ５００）。

そのデータの送信許可がデータ出力袋＠１２で確認され
たときに、データ出力装置１１１１２から接続装置８４
ヘライトイネ一ブル信号の送出指示が与えら札　ホスト
側処理装ｆｌｉｉｏへ転送すべきデータの送出が開始さ
れる。

接続装置２６ではライトアドレス生成回路４２のライト
アドレスがホスト側処理装＠１０のリセット信号でメモ
リ１４の先頭アドレスにリセットされており、このライ
トアドレス生成回路４２のクロック入力に接続装置６４
からライトイネーブル信号が送出される。

また、リードモードフラグ生成回路４４で生成されたリ
ードモードフラグの値”１”がアドレスマルチプレクサ
５０の切替入力に与えられており、ライトアドレス生成
回路４２から送出されたライトアドレスはこのマルチプ
レクサ５０を介してメモリ１４のアドレス入力とチップ
セレクト入力に供給される。

さらに、リードモードフラグ生成回路４４で得られた値
”１”のリードモードフラグがゲート５２に与えられて
おり、そのゲート出力でゲート８０が開か札　データ出
力装置！１２の送出データがメモリ１４に与えられる。

このときには接続袋ｆ！６４のライトイネーブル信号が
メモリ１４に与えられているので、データ出力装置１１
１２の送出データはメモリ先頭のアドレスから書き込ま
れる。

そして、接続装置６４のライトイネーブル信号でライト
アドレス生成回路４２の生成アドレスがインクリメント
されるので、データ出力袋＠１２から送出された各デー
タはメモリ１４の先頭アドレスから連続して順に書き込
まれる。

ホスト側処理装置１０ではメモリ１４に対するデータ書
込みの所要時間に相当した期間の経過が監視され（第５
図　ステップ５０２）、その経通が確認されたときにリ
ード信号が接続装置２６へ２回出力される。

これらのリード信号によりゲート３４が２回開かれると
ともに、ゲート５４もゲート信号生成回路３６のゲート
信号Ｒ１で開かれるので、ライトアドレス生成回路４２
において生成された現在のライトアドレスがホスト側処
理装置１０へ送出されてその２度読みが行われる（第５
図　ステ、ブ５０４）。

そのホスト側処理装ｗ１０では２度読みの両アドレスが
比較され（第５図　ステップ５０６）、アドレス不一致
のときには、データ出力装置１２の送出データをメモリ
１４に書込み中であることが確認さ札　書込みアドレス
の２度読みが繰り返される。

そして両アドレスの一致が確認されたときには、データ
出力装置１２の送出データをメモリ１４に書き込む動作
の完了が確認さね　このときの書込みアドレスが記憶さ
れる。

さらに、ライト信号の送出でリードモードフラグ生成回
路４４のリードモードフラグが値”Ｏ”とさ札　メモリ
１４に対するデータ書込みの禁止が接続装置６４を介し
てデータ出力装置１２へ通知されると、そのフラグ値＝
”０”でアドレスマルチプレクサ５０の入力がホスト側
に切り替えられる。

次いで、メモリ１４のリードアドレスがホスト側処理装
置１０からアドレスマルチプレクサ６０に与えら札　こ
のアドレスがメモリ先頭のアドレスから記憶済の書込ア
ドレスまで順にインクリメントされる。

その際にはゲート信号生成回路８６のゲート信号Ｒ２が
メモリ１４のアウトイネーブル入力に与えら札　この信
号Ｒ２によりゲート３２が開かれるので、メモリ１４に
データ出力装置１２の側から書き込まれたデータがゲー
ト３２．３４を介してホスト側処理装置１０ヘアドレス
順で送出される。

ホスト側処理装置１０にメモリ書込みデータが全て読み
込まれると（以上、第５図　ステップ５０８）、リセッ
ト信号とライト信号とが送出さ札これによりライトアド
レス生成回路４２のライトアドレスがリセットされる（
第５図　ステップ５１０）。

なお、データの書込み中にメモリフルとなった場合には
、ライトアドレス生成回路４２のキャリー出力でリード
モードフラグ生成回路４４のリードモードフラグがリセ
ットさね　メモリ１４に対するデータ書込み（データ送
出）の停止（禁止）がデータ出力装置１２へ接続装置６
４を介して通知される。

以上説明したように本実施例によれば、メモリ１４に対
するアクセスがホスト側処理装Ｎ１０に従って接続装置
２６で管理さ札　メモリ１４に対するデータ出力装置１
２のデータ書込みとホスト側処理装Ｗ１１０による書込
みデータの読み出しとが交互に行なわれるので、安価で
大容量な１ボー）ＲＡＭ（ここではＳＲＡＭ）をメモリ
１４として使用できる。

このため、データ転送を高速に行える小型な装置（接続
装置２６）を安価に構成することが可能となる。

第３図は実施例で使用されるＳＲＡＭの説明臥第４図は
実施例の要部構成説明臥 第５図は実施例におけるホスト側処理装置の作用説明臥 第６図は従来システムの構成説明臥 第７図は従来システムで使用されるメモリの構成説明臥 である。

［発明の効果コ 以上説明したように本発明によれＣざ、データ出力側と
ホスト側との間に挿入されるデータバッファ用のメモリ
を両者の側から交互にアクセスできるので、このメモリ
に１ポートタイプのものを使用でき、したがって、デー
タ転送の速度が高く、小型で安価な装置を構成すること
が可能となる。

【図面の簡単な説明】

第１図は発明の原理説明臥 第２図は実施例の全体構成説明臥 １０　・ １２　・ １４・ ２６　・ ３０゜ ８６　・ ３８゜ ４２　・ ４４　・ ４６゜ ５０　・ ・・ホスト側処理装置 ・・データ出力装置 ・・メモリ（ＳＲＡＭ） ・・接続装置 ３２．８４・・・ゲート ・・ゲート信号生成回路 ４０・・・ゲート ・・ライトアドレス生成回路 ・・リードモードフラグ生成回路 ４８・・・ゲート ・・アドレスマルチプレクサ ５２゜ ５４・・・ゲート ６２・・・ＦＩＦＯメモリ ６４・・・接続装置 実施例で使用されるＳＲＡＭの説明図 第３図 従来システムの構成説明図 第６図 →ホスト側 従来システムで使用されるメモリの説明図第７図

Claims (1)

【特許請求の範囲】
1. ホスト側の処理装置（１０）から与えられた指示に従っ
   てデータ送出の許可と禁止とをデータ出力装置（１２）
   に通知する手段（１４）と、データ出力装置（１２）か
   ら与えられたデータをメモリ（１６）の連続したアドレ
   スへ順に書き込む手段（１８）と、現在におけるデータ
   書込みのアドレスを生成する手段（２０）と、ホスト側
   の処理装置（１０）から要求されたときに現在の生成ア
   ドレスを該処理装置（１０）へ送出する手段（２２）と
   、メモリ（１８）に書き込まれたデータをホスト側の処
   理装置（１０）から与えられた指示でアドレス順に読み
   出して該処理装置（１０）へ送出する手段（２４）と、
   を有する、ことを特徴とするデータ転送装置