JPH04333950A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPH04333950A JPH04333950A JP10535391A JP10535391A JPH04333950A JP H04333950 A JPH04333950 A JP H04333950A JP 10535391 A JP10535391 A JP 10535391A JP 10535391 A JP10535391 A JP 10535391A JP H04333950 A JPH04333950 A JP H04333950A
- Authority
- JP
- Japan
- Prior art keywords
- data
- processor
- circuit
- write
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 title claims abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理システムに関す
る。
る。
【０００２】
【従来の技術】従来、処理装置内にライトバッファを有
する情報処理システムでは、記憶装置内に一次保持の手
段がなく、バスを通して、１語ずつ書き込みアドレスお
よびデータを記憶装置に転送していた。この従来のシス
テム構成例を図３に示す。
する情報処理システムでは、記憶装置内に一次保持の手
段がなく、バスを通して、１語ずつ書き込みアドレスお
よびデータを記憶装置に転送していた。この従来のシス
テム構成例を図３に示す。
【０００３】図３に示すシステムではプロセッサ１１の
書き込みアドレスおよびデータは、ライトバッファ１４
に順次蓄積され、記憶装置３内のメモリ制御回路３６に
よって一語ずつ順次読み出され、メモリアレイ３４に書
き込まれる。ここで処理装置１内のプロセッサ１１と、
プロセッサバス１２を通してのキャッシュ１３およびラ
イトバッファ１４とのやり取りは、プロセッサ１１の処
理能力に対して十分高速であり、その処理能力の妨げと
ならないものとする。この従来システムにおいて２語の
連続した書き込み動作のメモリバス２上の時間関係を図
４に示す。
書き込みアドレスおよびデータは、ライトバッファ１４
に順次蓄積され、記憶装置３内のメモリ制御回路３６に
よって一語ずつ順次読み出され、メモリアレイ３４に書
き込まれる。ここで処理装置１内のプロセッサ１１と、
プロセッサバス１２を通してのキャッシュ１３およびラ
イトバッファ１４とのやり取りは、プロセッサ１１の処
理能力に対して十分高速であり、その処理能力の妨げと
ならないものとする。この従来システムにおいて２語の
連続した書き込み動作のメモリバス２上の時間関係を図
４に示す。
【０００４】
【発明が解決しようとする課題】従来のシステムでは、
図４からも明らかな通り、バスの調停、アドレスおよび
データの転送、書き込み、結果の報告を行なうため、デ
ータの書き込みのためにバスが長時間占有され、入出力
装置および処理装置の能力に影響を与えるという問題が
ある。
図４からも明らかな通り、バスの調停、アドレスおよび
データの転送、書き込み、結果の報告を行なうため、デ
ータの書き込みのためにバスが長時間占有され、入出力
装置および処理装置の能力に影響を与えるという問題が
ある。
【０００５】
【課題を解決するための手段】本発明の情報処理システ
ムは、メモリ上の命令およびデータによって処理を行な
う中央処理回路と、この中央処理回路よりの書き込みデ
ータを順次保持し保持した書き込みデータを外部に順次
供給するＦＩＦＯ型のライトバッファとを有する処理装
置と；この処理装置とバスを介して接続され、前記処理
装置からの書き込みアドレスおよびデータを一次保持す
る第１の手段と、この第１の手段より順次記憶領域内に
書き込む第２の手段と、前記処理装置内の前記ライトバ
ッファのデータを連続して前記第１の手段に取り込む第
３の手段とを有する記憶装置と；前記バスにより前記処
理装置および前記記憶装置に接続され、外部装置との入
出力をつかさどる入出力装置とを備え；前記処理装置内
の前記ライトバッファからの書き込みアドレスおよびデ
ータの転送を一回のバス調停で行なう。
ムは、メモリ上の命令およびデータによって処理を行な
う中央処理回路と、この中央処理回路よりの書き込みデ
ータを順次保持し保持した書き込みデータを外部に順次
供給するＦＩＦＯ型のライトバッファとを有する処理装
置と；この処理装置とバスを介して接続され、前記処理
装置からの書き込みアドレスおよびデータを一次保持す
る第１の手段と、この第１の手段より順次記憶領域内に
書き込む第２の手段と、前記処理装置内の前記ライトバ
ッファのデータを連続して前記第１の手段に取り込む第
３の手段とを有する記憶装置と；前記バスにより前記処
理装置および前記記憶装置に接続され、外部装置との入
出力をつかさどる入出力装置とを備え；前記処理装置内
の前記ライトバッファからの書き込みアドレスおよびデ
ータの転送を一回のバス調停で行なう。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。本発明の一実施例を示す図１を参照すると、
この情報処理システムメモリバス２を介して相互に接続
される処理装置１，記憶装置３および入出力装置４から
構成される。処理装置１内のプロセッサ１１は、記憶装
置３内のメモリアレイ３４に格納された命令およびデー
タを読み出し制御回路３５によって読み出し、メモリバ
ス２を介して処理装置１内のキャッシュ１３に取り込ん
で、キャッシュ１３よりプロセッサバス１２を介して上
記の読み出し命令およびデータによって処理を実行する
。キャッシュ１３はライトスルー型のキャッシュであり
、プロセッサ１１からの書き込みデータはキャッシュ１
３に書き込まれると同時に記憶装置３内のメモリアレイ
３４にも書き込む必要がある。一般に、記憶装置３を構
成するメモリアレイ３４はプロセッサ１１の処理速度に
対して十分低速であり、処理能力の妨げとなる。この速
度差の吸収のために処理装置１とメモリバス２との間に
ＦＩＦＯ型のライトバッファ１４が置かれ、プロセッサ
１１の書き込みアドレスおよびデータを順次蓄積し、ま
た順次メモリバス２へ出力する。さらに、記憶装置３内
に一回のバス調停で処理装置１内のライトバッファ１４
に蓄積されたアドレスおよびデータを連続して読み出す
ことのできる連続読み出し回路３２を設け、この読み出
されたアドレスおよびデータを一次保持するライトデー
タ保持回路３１に一次蓄積し、順次書き込み回路３３に
よってメモリアレイ３４に書き込む。この情報処理シス
テムにおいて、ライトバッファ１４に書き込みアドレス
およびデータが２語分蓄積された場合のメモリバス２上
の時間関係を図２に示す。この時間関係より明らかなよ
うに、従来技術によって１０バスサイクル要していた２
語の書き込みが、４サイクルまで短縮され、メモリバス
２の占有率を著しく下げることが可能となる。これによ
り、メモリバス２上に接続された入出力装置４などの装
置からのデータ転送と、処理装置１からの書き込みとの
メモリバス２上の競合を減少することが可能となる。
説明する。本発明の一実施例を示す図１を参照すると、
この情報処理システムメモリバス２を介して相互に接続
される処理装置１，記憶装置３および入出力装置４から
構成される。処理装置１内のプロセッサ１１は、記憶装
置３内のメモリアレイ３４に格納された命令およびデー
タを読み出し制御回路３５によって読み出し、メモリバ
ス２を介して処理装置１内のキャッシュ１３に取り込ん
で、キャッシュ１３よりプロセッサバス１２を介して上
記の読み出し命令およびデータによって処理を実行する
。キャッシュ１３はライトスルー型のキャッシュであり
、プロセッサ１１からの書き込みデータはキャッシュ１
３に書き込まれると同時に記憶装置３内のメモリアレイ
３４にも書き込む必要がある。一般に、記憶装置３を構
成するメモリアレイ３４はプロセッサ１１の処理速度に
対して十分低速であり、処理能力の妨げとなる。この速
度差の吸収のために処理装置１とメモリバス２との間に
ＦＩＦＯ型のライトバッファ１４が置かれ、プロセッサ
１１の書き込みアドレスおよびデータを順次蓄積し、ま
た順次メモリバス２へ出力する。さらに、記憶装置３内
に一回のバス調停で処理装置１内のライトバッファ１４
に蓄積されたアドレスおよびデータを連続して読み出す
ことのできる連続読み出し回路３２を設け、この読み出
されたアドレスおよびデータを一次保持するライトデー
タ保持回路３１に一次蓄積し、順次書き込み回路３３に
よってメモリアレイ３４に書き込む。この情報処理シス
テムにおいて、ライトバッファ１４に書き込みアドレス
およびデータが２語分蓄積された場合のメモリバス２上
の時間関係を図２に示す。この時間関係より明らかなよ
うに、従来技術によって１０バスサイクル要していた２
語の書き込みが、４サイクルまで短縮され、メモリバス
２の占有率を著しく下げることが可能となる。これによ
り、メモリバス２上に接続された入出力装置４などの装
置からのデータ転送と、処理装置１からの書き込みとの
メモリバス２上の競合を減少することが可能となる。
【０００７】
【発明の効果】以上説明したように本発明によれば、バ
スの占有率を下げることができる。
スの占有率を下げることができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】同実施例の動作を説明する図である。
【図３】従来例を示す構成図である。
【図４】従来例の動作を説明する図である。
１ 処理装置
２ メモリバス
３ 記憶装置
４ 入出力装置
１１ プロセッサ
１４ ライトバッファ
３１ ライトデータ保持回路
３２ 連続読み出し回路
３３ 書き込み回路
３４ メモリアレイ
３５ 読み出し制御回路
Claims (1)
- 【請求項１】 メモリ上の命令およびデータによって
処理を行なう中央処理回路と、この中央処理回路よりの
書き込みデータを順次保持し保持した書き込みデータを
外部に順次供給するＦＩＦＯ型のライトバッファとを有
する処理装置と；この処理装置とバスを介して接続され
、前記処理装置からの書き込みアドレスおよびデータを
一次保持する第１の手段と、この第１の手段より順次記
憶領域内に書き込む第２の手段と、前記処理装置内の前
記ライトバッファのデータを連続して前記第１の手段に
取り込む第３の手段とを有する記憶装置と；前記バスに
より前記処理装置および前記記憶装置に接続され、外部
装置との入出力をつかさどる入出力装置とを備え；前記
処理装置内の前記ライトバッファからの書き込みアドレ
スおよびデータの転送を一回のバス調停で行なうことを
特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10535391A JPH04333950A (ja) | 1991-05-10 | 1991-05-10 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10535391A JPH04333950A (ja) | 1991-05-10 | 1991-05-10 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333950A true JPH04333950A (ja) | 1992-11-20 |
Family
ID=14405367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10535391A Pending JPH04333950A (ja) | 1991-05-10 | 1991-05-10 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5887195A (en) * | 1994-12-09 | 1999-03-23 | Nec Corporation | Bus arbitration between an I/O device and processor for memory access using FIFO buffer with queue holding bus access flag bit |
| KR100265056B1 (ko) * | 1997-11-17 | 2000-09-01 | 김영환 | 프로세서와직렬입/출력제어기간의인터페이스장치및그방법 |
-
1991
- 1991-05-10 JP JP10535391A patent/JPH04333950A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5887195A (en) * | 1994-12-09 | 1999-03-23 | Nec Corporation | Bus arbitration between an I/O device and processor for memory access using FIFO buffer with queue holding bus access flag bit |
| KR100265056B1 (ko) * | 1997-11-17 | 2000-09-01 | 김영환 | 프로세서와직렬입/출력제어기간의인터페이스장치및그방법 |
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