JPH03269767A - 電子回路製品の設計変更方法 - Google Patents
電子回路製品の設計変更方法Info
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- JPH03269767A JPH03269767A JP2070073A JP7007390A JPH03269767A JP H03269767 A JPH03269767 A JP H03269767A JP 2070073 A JP2070073 A JP 2070073A JP 7007390 A JP7007390 A JP 7007390A JP H03269767 A JPH03269767 A JP H03269767A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次コ
概要
産業上の利用分野
従来の技術
発明が解決りようとする課題
課題を解決するための手段
作用
実施例
発明の効果
［ｗｉ要］
処理システムを用いて電子回路製品（ＬＳＩ。
ＰＣＢなど）の設計変更を行なう方法に関し、製品の開
発に要する期間の短縮が可能となる方法の提供を目的と
し、 電子回路製品の設計変更内容が示されるデータを処理シ
ステムに入力して電子回路製品の設計データと該設計デ
ータから得られ電子回路製品の素子配置及び配線が決定
される配置・配線データと入力データとから設計変更に
伴う素子配置や配線の改造部分を特定するデータが生成
される処理を処理システムに行なわせ、この生成データ
に基づいて、素子配置や配線の自動改造作業で必要とさ
れる改造作業データ、改造部分が含まれる新たな配置・
配線データ、設計変更後の製品製造に必要なデータ、新
たな製品の試験に必要なデータ、信号遅延量を、処理シ
ステムに求めさせる。
発に要する期間の短縮が可能となる方法の提供を目的と
し、 電子回路製品の設計変更内容が示されるデータを処理シ
ステムに入力して電子回路製品の設計データと該設計デ
ータから得られ電子回路製品の素子配置及び配線が決定
される配置・配線データと入力データとから設計変更に
伴う素子配置や配線の改造部分を特定するデータが生成
される処理を処理システムに行なわせ、この生成データ
に基づいて、素子配置や配線の自動改造作業で必要とさ
れる改造作業データ、改造部分が含まれる新たな配置・
配線データ、設計変更後の製品製造に必要なデータ、新
たな製品の試験に必要なデータ、信号遅延量を、処理シ
ステムに求めさせる。
［産業上の利用分野］
本発明は、処理システムを用いて電子回路製品（ＬＳＩ
、ＰＣＢなど）の設計変更を行なう方法に関する。
、ＰＣＢなど）の設計変更を行なう方法に関する。
半導体チップやプリント基板に搭載される回路素子の配
置 それら素子間の配線がＣＡＤ、ＣＡＭの処理システ
ムを利用して決定されている。
置 それら素子間の配線がＣＡＤ、ＣＡＭの処理システ
ムを利用して決定されている。
［従来の技術］
第７図では、ＬＳＩ、ＰＣＢの新規設計が行なわれると
きの手順が説明されており、最初にＣＡＤ端末から新規
設計のデータＡＯが入力される（ステップ６００）。
きの手順が説明されており、最初にＣＡＤ端末から新規
設計のデータＡＯが入力される（ステップ６００）。
そして、入力データＡＯが保存されて各種のチエツクが
行なわれると（ステップ６０２，６０４）、ＬＳＩ、Ｐ
ＣＢに搭載される回路素子の配置や素子間の配線を決定
する設計処理が行なわれ（ステップ６０Ｂ−１，８０６
−２）、その処理で得られたデータＢＯ，ＤＯが保存さ
れる（ステップ６０８−１．６０８−２）。
行なわれると（ステップ６０２，６０４）、ＬＳＩ、Ｐ
ＣＢに搭載される回路素子の配置や素子間の配線を決定
する設計処理が行なわれ（ステップ６０Ｂ−１，８０６
−２）、その処理で得られたデータＢＯ，ＤＯが保存さ
れる（ステップ６０８−１．６０８−２）。
さらに、ＬＳ１．ＰＣＢの製造と試験に必要となるデー
タＣＯ，ＥＯが配置・配線データＢＯ，ＤＯを用いて作
成され（ステップ６１０−１．６１０−２）、この製造
試験データＣＯ，ＥＯが保存されると（ステップ６１２
−１．６１２−２）、製造試験データＣＯ，ＥＯを用い
てＬＳＩまたはＰＣＢが製造さ札 その製品が試験され
る。
タＣＯ，ＥＯが配置・配線データＢＯ，ＤＯを用いて作
成され（ステップ６１０−１．６１０−２）、この製造
試験データＣＯ，ＥＯが保存されると（ステップ６１２
−１．６１２−２）、製造試験データＣＯ，ＥＯを用い
てＬＳＩまたはＰＣＢが製造さ札 その製品が試験され
る。
ここで従来においては、上述した新設計の場合と同様に
して、または第８乱 第９図のようにして、あるいはそ
れらを組み合わせて行なうことで、製品の設計変更が行
なわれていた。
して、または第８乱 第９図のようにして、あるいはそ
れらを組み合わせて行なうことで、製品の設計変更が行
なわれていた。
第８図においては、端末操作（ステップ７００）で設計
データＡＯがデータＡ１に変更され（ステップ７０２，
７０４）、ＬＳＩ、ＰＣＢの配置・配線データＢＯ，Ｄ
ｏも端末操作（ステップ７０６−１、７０６− （ステップ７０８−１． ７０８−２． ７１０−１。
データＡＯがデータＡ１に変更され（ステップ７０２，
７０４）、ＬＳＩ、ＰＣＢの配置・配線データＢＯ，Ｄ
ｏも端末操作（ステップ７０６−１、７０６− （ステップ７０８−１． ７０８−２． ７１０−１。
７１０−２）。
そして、新たな設計データＡ１と配置・配線データＢｌ
、ＤＩの比較照合が行なわれ（ステップ７１２、７１４
）、この結果が良好なものとなるまで、以上の手順が繰
り返される。
、ＤＩの比較照合が行なわれ（ステップ７１２、７１４
）、この結果が良好なものとなるまで、以上の手順が繰
り返される。
また第９図においては、端末操作（ステップ８００）で
設計データＡＯがデータＡＩに変更され（ステップ８０
２，８０４）、ＬＳＩ、ＰＣＢの改造作業を行なう装置
に与える改造作業データＦＯ，Ｇｏが端末操作（ステッ
プ８０６−１，８０６−２）で作成される（ステップ７
０８−１．７０８−２，７１０−１．７１０−２）。
設計データＡＯがデータＡＩに変更され（ステップ８０
２，８０４）、ＬＳＩ、ＰＣＢの改造作業を行なう装置
に与える改造作業データＦＯ，Ｇｏが端末操作（ステッ
プ８０６−１，８０６−２）で作成される（ステップ７
０８−１．７０８−２，７１０−１．７１０−２）。
そして、新たな設計データＡ１と改造作業データＦＯ，
ＧＯとの比較照合が行なわれ（ステップ８１２、８１４
）、この結果が良好なものとなるまで、以上の手順が繰
り返される。
ＧＯとの比較照合が行なわれ（ステップ８１２、８１４
）、この結果が良好なものとなるまで、以上の手順が繰
り返される。
［発明が解決しようとする課題］
以上のように従来においては、再設計の作業や端末操作
が繰り返されることにより設計変更が行なわれていたの
で、製品の開発に長期間（数カ月）を要してい九 本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、製品の開発に要する期間の短縮が可能とな
る設計変更方法を提供することにある。
が繰り返されることにより設計変更が行なわれていたの
で、製品の開発に長期間（数カ月）を要してい九 本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、製品の開発に要する期間の短縮が可能とな
る設計変更方法を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明においては以下の方
法がとられている。
法がとられている。
第１の方法では、電子回路製品の設計変更内容を示すデ
ータが処理システムに入力されると（ステップ１００）
、電子回路製品の設計データＡＯ。
ータが処理システムに入力されると（ステップ１００）
、電子回路製品の設計データＡＯ。
該設計データＡＯから得られ電子回路製品の素子配置及
び配線が決定される配置・配線データＢＯ／ＤＯ９入力
データから、設計変更に伴う素子配置、配線の改造部分
が特定されるデータを生成する処理が処理システムで行
なわれ（ステップ１０２）、電子回路製品の素子配置
配線を自動改造する作業で必要となる改造作業データＦ
Ｏ，ＧＯが処理システムにおいて生成データを利用する
ことで算出される（ステップ１０４−１． １０４−２
）。
び配線が決定される配置・配線データＢＯ／ＤＯ９入力
データから、設計変更に伴う素子配置、配線の改造部分
が特定されるデータを生成する処理が処理システムで行
なわれ（ステップ１０２）、電子回路製品の素子配置
配線を自動改造する作業で必要となる改造作業データＦ
Ｏ，ＧＯが処理システムにおいて生成データを利用する
ことで算出される（ステップ１０４−１． １０４−２
）。
また第２の方法では、設計変更に伴う素子配置。
配線の改造部分を含む新たな配置・配線データＢ１、Ｄ
Ｉが処理システムにおいて生成データを利用して作成さ
れる（ステップ１０６）。
Ｉが処理システムにおいて生成データを利用して作成さ
れる（ステップ１０６）。
さらに第３．第４の方法では、設計変更された電子回路
製品の製造、試験に必要なデータＣＩ、Ｅｌが作成デー
タを利用することにより処理システムで各々得られる（
ステップ１０８−１．１０８−２）。
製品の製造、試験に必要なデータＣＩ、Ｅｌが作成デー
タを利用することにより処理システムで各々得られる（
ステップ１０８−１．１０８−２）。
そして第５の方法では、設計変更された電子回路製品の
信号遅延量が処理システムで作成データを利用して算出
される（ステップ１１０）。
信号遅延量が処理システムで作成データを利用して算出
される（ステップ１１０）。
［作用コ
本発明では、設計変更の内容を示すデータが処理システ
ムに入力されると、電子回路製品の設計データ、該設計
データから得られ電子回路製品の素子配置及び配線が決
定される配置・配線データ。
ムに入力されると、電子回路製品の設計データ、該設計
データから得られ電子回路製品の素子配置及び配線が決
定される配置・配線データ。
入力データから設計変更に伴う素子配置や配線の改造部
分を特定するデータが処理システムで自動生成される。
分を特定するデータが処理システムで自動生成される。
そして、この生成データに基づいて、素子配置や配線の
自動改造作業で必要な改造作業データＦＯ，ＧＯ，改造
部分が含まれる新たな配置・配線データＢｌ、ＤＩ、
設計変更後の製品製造に必要なデータＣ１，Ｅｌ、 新
たな製品の試験に必要なデータＣ１，Ｅｌ、信号の遅延
量が処理システムで自動的に求められる。
自動改造作業で必要な改造作業データＦＯ，ＧＯ，改造
部分が含まれる新たな配置・配線データＢｌ、ＤＩ、
設計変更後の製品製造に必要なデータＣ１，Ｅｌ、 新
たな製品の試験に必要なデータＣ１，Ｅｌ、信号の遅延
量が処理システムで自動的に求められる。
な払 各データ算出の処理システムには別のものを使用
できる。
できる。
［実施例］
以下、図面に基づいて本発明にかかる方法の好適な実施
例を説明する。
例を説明する。
第２図において、ＣＡＤセンタ２０の処理装置２２（大
型機）には複数のＣＡＤ端末２４−１゜２４−２・・・
２４−ｎが接続されており、それらＣＡＤ端末２４
Ｌ ２４−２” ” ”２４−ｎの操作で得られたＣ
ＡＤデータは記憶装置２６に格納される。
型機）には複数のＣＡＤ端末２４−１゜２４−２・・・
２４−ｎが接続されており、それらＣＡＤ端末２４
Ｌ ２４−２” ” ”２４−ｎの操作で得られたＣ
ＡＤデータは記憶装置２６に格納される。
そして、ＣＡＤセンタ２０ｃ）ＣＡＤデータは処理装置
２２から回線２８を介してＣＡＭセンタ３０の処理装置
３２（中型機）へ送信されており、受信データから得ら
れた加工データが処理装置３２よりフロッピィディスク
３４またはカセットテープ３６に書込まれる。
２２から回線２８を介してＣＡＭセンタ３０の処理装置
３２（中型機）へ送信されており、受信データから得ら
れた加工データが処理装置３２よりフロッピィディスク
３４またはカセットテープ３６に書込まれる。
この書込みの行なわれたフロッピィディスク３４または
カセットテープ３６はＮＣ装置３８にセットさｔｂＬｓ
Ｉ４２またはＰＣＢ４２の加工がＮＣ装置３８で行なわ
れる。
カセットテープ３６はＮＣ装置３８にセットさｔｂＬｓ
Ｉ４２またはＰＣＢ４２の加工がＮＣ装置３８で行なわ
れる。
その結Ｉ ＬＳＩ製品またはＰＣＢ製品が製造さ札
また、設計変更に伴なって製品が改造される。
また、設計変更に伴なって製品が改造される。
な＃％ ＬＳＩ製品またはＰＣＢ製品の試験もＮＣ装置
３８で行なわれる。
３８で行なわれる。
以下、プリント基板の場合について本実施例の作用を説
明する（ＬＳＩの場合も同様）。
明する（ＬＳＩの場合も同様）。
ＣＡＤセンタ２０でＣＡＤ端末２４−１．２４−２・・
・２４−ｎが操作さ札 例え番ｆ１ 第３図（Ａ）の
ようにゲート回路＆＋ ｂｓ Ｃ１ｄで構成される
製品の新規なＣＡＤ入力が行なわれる（ステップＢｏｏ
）。
・２４−ｎが操作さ札 例え番ｆ１ 第３図（Ａ）の
ようにゲート回路＆＋ ｂｓ Ｃ１ｄで構成される
製品の新規なＣＡＤ入力が行なわれる（ステップＢｏｏ
）。
これにより得られた同図（Ｂ）の設計データＡＯが記憶
装置２６に格納されてチエツク処理が完了すると（ステ
ップ８０２，６０４）、同図（Ｃ）で示されるようにゲ
ート回路ａｌ ｂを有するゲート素子５０−１．
ゲート回路ｃ、 ｄを有するゲート素子５０−２．
ゲート回路ｅ＋ ｆを有するゲート素子５０−３が
基板５２上に配置さ札 ゲート素子５０−１．５０−２
．５０−３間の配線が第４図のように決定される（ステ
ップ８０Ｂ−２）。
装置２６に格納されてチエツク処理が完了すると（ステ
ップ８０２，６０４）、同図（Ｃ）で示されるようにゲ
ート回路ａｌ ｂを有するゲート素子５０−１．
ゲート回路ｃ、 ｄを有するゲート素子５０−２．
ゲート回路ｅ＋ ｆを有するゲート素子５０−３が
基板５２上に配置さ札 ゲート素子５０−１．５０−２
．５０−３間の配線が第４図のように決定される（ステ
ップ８０Ｂ−２）。
そのときの配置・配線データＤＯは記憶袋ｒ１１２６に
格納されてから（ステップＥ１０８−２）、ＣＡＭセン
タ３０の処理袋Ｗ１３２へ送信される。
格納されてから（ステップＥ１０８−２）、ＣＡＭセン
タ３０の処理袋Ｗ１３２へ送信される。
処理装置３２では受信データＤＯから製造・試験データ
ＥＯが作成され（ステップ６１０−２）、保存される（
センタ２０の側においても保存するステップ６１２−２
）。
ＥＯが作成され（ステップ６１０−２）、保存される（
センタ２０の側においても保存するステップ６１２−２
）。
そして、製造・試験データＥＯがフロッピィディスク３
４またはカセットテープ３６に書き出されると、そのフ
ロッピィディスク３４またはカセットテープ３６がＮＣ
装置３８にセットさ札 これにより、製品の製造と製品
の試験とが行なわれる。
４またはカセットテープ３６に書き出されると、そのフ
ロッピィディスク３４またはカセットテープ３６がＮＣ
装置３８にセットさ札 これにより、製品の製造と製品
の試験とが行なわれる。
第１図では基板製品の設計変更手順が説明されており、
その際にはＣＡＤセンタ２０でＣＡＤ端末２４−１．２
４−２・・・２４−ｎが操作され（ステップ１００）、
設計データＡＯの変更部分のみが入力される。
その際にはＣＡＤセンタ２０でＣＡＤ端末２４−１．２
４−２・・・２４−ｎが操作され（ステップ１００）、
設計データＡＯの変更部分のみが入力される。
このときに第５図の設計変更が行なわれた場合、新たな
設計データＡｌとそれまでの配置・配線データＤＯとの
差異が算出される（ステップ１０２ 第５図参照）。
設計データＡｌとそれまでの配置・配線データＤＯとの
差異が算出される（ステップ１０２ 第５図参照）。
さらに、その差異に基づいて基板製品の自動改造に必要
なデータＧＯ（Ｆ０）がＣＡＭセンタ３０側で作成さ札
両センタ２０．３０で保存される（ステップ１０４−
１．１０４−２）。
なデータＧＯ（Ｆ０）がＣＡＭセンタ３０側で作成さ札
両センタ２０．３０で保存される（ステップ１０４−
１．１０４−２）。
本実施例ではパターンカットのりストデータとＮＣ制御
のデータ、ジャンパ線接続及び除去のりストデータとＮ
Ｃ制御のデータが自動改造作業のデータＧＯに含まれて
おり、自動改造作業データＧＯのＮＣ制御データが処理
装置！３２からＮＣ装置３８へ与えられる。
のデータ、ジャンパ線接続及び除去のりストデータとＮ
Ｃ制御のデータが自動改造作業のデータＧＯに含まれて
おり、自動改造作業データＧＯのＮＣ制御データが処理
装置！３２からＮＣ装置３８へ与えられる。
その給気 第６図のように基板製品の配線パターンをカ
ットしく４箇所の×位置）、４本の入出力ピンを２本の
ジャンパ線６０．６２で接続する製品改造作業が自動的
に行なわれる。
ットしく４箇所の×位置）、４本の入出力ピンを２本の
ジャンパ線６０．６２で接続する製品改造作業が自動的
に行なわれる。
また、ＣＡＤセンタ２０では回路素子の配置及び素子間
の配線を決定するデータＤＩ（Ｂｌ 変更の履歴管理
データを含む）が新設計データＡＩとそれまでの配置・
配線データＤＯとの差異が示されるデータを用いて新た
に作成され（ステップ１０６）、このデータＤＩ（Ｂｌ
）が保存される（ステップ１０７−１．１０７−２）。
の配線を決定するデータＤＩ（Ｂｌ 変更の履歴管理
データを含む）が新設計データＡＩとそれまでの配置・
配線データＤＯとの差異が示されるデータを用いて新た
に作成され（ステップ１０６）、このデータＤＩ（Ｂｌ
）が保存される（ステップ１０７−１．１０７−２）。
さらに、そのデータＤＩ（Ｂｌ）を用いて製品の製造・
試験データＥｌ（ＣＩ、例えば１層目のみの線分データ
を示すマスクデータやアートワークデータ）がＣＡＭセ
ンタ３０側で作成され（ステラ、両センタ２０．３０で
保存される（ステップ１０９−１．１０９−２）。
試験データＥｌ（ＣＩ、例えば１層目のみの線分データ
を示すマスクデータやアートワークデータ）がＣＡＭセ
ンタ３０側で作成され（ステラ、両センタ２０．３０で
保存される（ステップ１０９−１．１０９−２）。
そして、設計変更された基板製品の信号遅延量が新たな
配置・配線データＤＩを用いて求められ（ステップ１１
０）、基板製品の性能が評価されこのようにして設計変
更された製品やそれまでの製品の回路図面は端末操作に
よりＣＡＤ端末２４−１．２４−２・・・２４−ｎで画
面に出力でき（ステップ１１２）、あるいは、任意の端
末２４−１．２４−２・・・２４−ｎから印刷出力でき
る（ステップ１１４）。
配置・配線データＤＩを用いて求められ（ステップ１１
０）、基板製品の性能が評価されこのようにして設計変
更された製品やそれまでの製品の回路図面は端末操作に
よりＣＡＤ端末２４−１．２４−２・・・２４−ｎで画
面に出力でき（ステップ１１２）、あるいは、任意の端
末２４−１．２４−２・・・２４−ｎから印刷出力でき
る（ステップ１１４）。
以上説明したように本実施例によれ舐 設計変更部分の
みに関するＣＡＤ入力が行なわれると、その製品の改造
に必要となるデータＦＯ，ＧＯ，回路素子の配置や配線
を決定するデータＢｌ、ＤＩ。
みに関するＣＡＤ入力が行なわれると、その製品の改造
に必要となるデータＦＯ，ＧＯ，回路素子の配置や配線
を決定するデータＢｌ、ＤＩ。
新たな製品の製造や試験に必要となるデータＣ１゜Ｅ１
１１００評価に必要な信号遅延量が自動的に得られる。
１１００評価に必要な信号遅延量が自動的に得られる。
このため、製品の設計、製造、試験に要する期間を大幅
に短縮できる。ちなみに、既存製品の改造は数十分で完
了する。
に短縮できる。ちなみに、既存製品の改造は数十分で完
了する。
その粘気 製品設計や製造品質をさらに高めることが可
能となる。
能となる。
［発明の効果コ
以上説明したように本発明によれば、製品の改造に必要
となるデータ、回路素子の配置や配線を決定するデータ
、新たな製品の製造や試験に必要となるデータ、製品の
評価に必要な信号遅延量が設計変更部分のみの入力で自
動的に得られる。
となるデータ、回路素子の配置や配線を決定するデータ
、新たな製品の製造や試験に必要となるデータ、製品の
評価に必要な信号遅延量が設計変更部分のみの入力で自
動的に得られる。
したがって、製品の設計、製造、試験に要する期間を大
幅に短縮できる。
幅に短縮できる。
また、製品設計や製造品質をさらに高めることも可能と
なる。
なる。
第１図は実施例の手順説明味
第２図は実施例の構成説明臥
第３図は素子配置の手順説明味
第４図は素子間配線の手順説明味
第５図は素子間配線の差分算出作用説明乱箱６図は新た
な配置・配線データの内容説明乱箱７図はＬＳＩ、ＰＣ
Ｂの新規設計手順説明乱箱８図は従来方法の説明図（そ
の１）、第９図は従来方法の説明図（その２）、である
。 ２０・・・ＣＡＤセンタ ２２・・・処理装置 ２４−１．２４−２−２４−ｎ・・・ｃＡＤ端末２６・
・・記憶装置 ２８・・・回線 ３０・・・ＣＡＭセンタ ３２・・・処理装置 ３４・・・フロッピィディスク ３６・・・カセットテープ ３８・・・ＮＣ装置 ４０・・・ＬＳＩ ４２・・・ＰＣＢ ５０−１．５０−２．５０−３・・・素子６０．８２・
・・ジャンパ線 ａ＋ ｂ、ＣＨｄ・・・ゲート回路 （Ａ＞ 第３図 第４図
な配置・配線データの内容説明乱箱７図はＬＳＩ、ＰＣ
Ｂの新規設計手順説明乱箱８図は従来方法の説明図（そ
の１）、第９図は従来方法の説明図（その２）、である
。 ２０・・・ＣＡＤセンタ ２２・・・処理装置 ２４−１．２４−２−２４−ｎ・・・ｃＡＤ端末２６・
・・記憶装置 ２８・・・回線 ３０・・・ＣＡＭセンタ ３２・・・処理装置 ３４・・・フロッピィディスク ３６・・・カセットテープ ３８・・・ＮＣ装置 ４０・・・ＬＳＩ ４２・・・ＰＣＢ ５０−１．５０−２．５０−３・・・素子６０．８２・
・・ジャンパ線 ａ＋ ｂ、ＣＨｄ・・・ゲート回路 （Ａ＞ 第３図 第４図
Claims (5)
- （１）、 電子回路製品の設計変更内容が示されるデータを処理シ
ステムに入力し（１００）、 電子回路製品の設計データ（Ａ０）と該設計データ（Ａ
０）から得られ電子回路製品の素子配置及び配線が決定
される配置・配線データ（Ｂ０／Ｄ０）と入力データと
から設計変更に伴う素子配置、配線の改造部分を特定す
るデータが生成される処理を処理システムに行なわせ（
１０２）、 電子回路製品の素子配置、配線を自動改造する作業で必
要とされる改造作業データ（Ｆ、Ｇ）を生成データの利
用で処理システムに算出させる（１０４）、 ことを特徴とする電子回路製品の設計変更方法。 - （２）、 電子回路製品の設計変更内容が示されるデータを処理シ
ステムに入力し（１００）、 電子回路製品の設計データ（Ａ０）と該設計データ（Ａ
０）から得られ電子回路製品の素子配置及び配線が決定
される配置・配線データ（Ｂ０／Ｄ０）と入力データと
から設計変更に伴う素子配置、配線の改造部分を特定す
るデータが生成される処理を処理システムに行なわせ（
１０２）、 設計変更に伴う素子配置、配線の改造部分が含まれる新
たな配置・配線データ（Ｂ１、Ｄ１）を生成データの利
用で処理システムに作成させる（１０６）、 ことを特徴とする電子回路製品の設計変更方法。 - （３）、 電子回路製品の設計変更内容が示されるデータを処理シ
ステムに入力し（１００）、 電子回路製品の設計データ（Ａ０）と該設計データ（Ａ
０）から得られ電子回路製品の素子配置及び配線が決定
される配置、配線データ（Ｂ０／Ｄ０）と入力データと
から設計変更に伴う素子配置、配線の改造部分を特定す
るデータが生成される処理を処理システムに行なわせ（
１０２）、 設計変更に伴う素子配置、配線の改造部分が含まれる新
たな配置・配線データ（Ｂ１、Ｄ１）を生成データの利
用で処理システムに作成させ（１０６）、 設計変更された電子回路製品の製造に必要なデータ（Ｃ
１、Ｅ１）を作成データの利用で処理システムに出力さ
せる（１０８）、 ことを特徴とする電子回路製品の設計変更方法。 - （４）、 電子回路製品の設計変更内容が示されるデータを処理シ
ステムに入力し（１００）、 電子回路製品の設計データ（Ａ０）と該設計データ（Ａ
０）から得られ電子回路製品の素子配置及び配線が決定
される配置・配線データ（Ｂ０／Ｄ０）と入力データと
から設計変更に伴う素子配置、配線の改造部分を特定す
るデータが生成される処理を処理システムに行なわせ（
１０２）、 設計変更に伴う素子配置、配線の改造部分が含まれる新
たな配置、配線データ（Ｂ１、Ｄ１）を生成データの利
用で処理システムに作成させ（１０６）、 設計変更された電子回路製品の試験に必要なデータ（Ｃ
１、Ｅ１）を作成データの利用で処理システムに出力さ
せる（１０８）、 ことを特徴とする電子回路製品の設計変更方法。 - （５）、 電子回路製品の設計変更内容が示されるデータを処理シ
ステムに入力し（１００）、 電子回路製品の設計データ（Ａ０）と該設計データ（Ａ
０）から得られ電子回路製品の素子配置及び配線が決定
される配置、配線データ（Ｂ０／Ｄ０）と入力データと
から設計変更に伴う素子配置、配線の改造部分を特定す
るデータが生成される処理を処理システムに行なわせ（
１０２）、 設計変更に伴う素子配置、配線の改造部分が含まれる新
たな配置・配線データ（Ｂ１、Ｄ１）を生成データの利
用で処理システムに作成させ（１０６）、 設計変更された電子回路製品の信号遅延量を作成データ
の利用で処理システムに算出させる（１１０）、 ことを特徴とする電子回路製品の設計変更方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070073A JPH03269767A (ja) | 1990-03-20 | 1990-03-20 | 電子回路製品の設計変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070073A JPH03269767A (ja) | 1990-03-20 | 1990-03-20 | 電子回路製品の設計変更方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03269767A true JPH03269767A (ja) | 1991-12-02 |
Family
ID=13421005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070073A Pending JPH03269767A (ja) | 1990-03-20 | 1990-03-20 | 電子回路製品の設計変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03269767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812413A (en) * | 1994-04-04 | 1998-09-22 | Fujitsu Limited | Restructure support device and method for printed-wiring board |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6422662A (en) * | 1987-07-16 | 1989-01-25 | Toyota Motor Corp | Acceleration slip control device |
-
1990
- 1990-03-20 JP JP2070073A patent/JPH03269767A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6422662A (en) * | 1987-07-16 | 1989-01-25 | Toyota Motor Corp | Acceleration slip control device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812413A (en) * | 1994-04-04 | 1998-09-22 | Fujitsu Limited | Restructure support device and method for printed-wiring board |
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