JPH03270271A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［概要］ ヘテロ構造を用いたバイポーラ素子およびその製造方法
に関し、 微細化に遺し、ヘテロ接合の特性が発揮されるペテロ接
合素子及びその製造方法を提供することを目的とし、 単結晶シリコン基板と前記基板を覆う絶縁膜上に、Ｓｉ
Ｇｅ層が延在し、前記ＳｉＧｅ層上にＳｉＧｅ以外の材
質からなる半導体層もしくは金属層が存在し、その半導
体層もしくは金属層の一部を除去し、ＳｉＧｅ層をベー
スとして使用するように構成する。 ［産業上の利用分野） 本発明は半導体装置およびその製造方法に関するもので
あり、さらに詳しく述べるならば、Ｂ　ｉ　ＣＭＯＳ素
子を含む高速バイポーラ素子、特にヘテロ構造を用いた
バイポーラ素子およびその製造方法に関するものである
。 ［従来の技術］ シリコン・ウェーハを使用した素子では、遮断周波数は
理論上６０ＧＨｚと言われ、試作段階でも限界が見えて
きている。その理由を第４図を参照して説明する。 第４図はＮＰＮ）ランジスタの不純物濃度を深さ方向に
示すグラフである。エミッタの不純物（Ａｓ）濃度は、
１０”Ｃｍ−”、ベースの不純物（Ｂ）濃度は１０　”
ｃｍ−”、コレクタの不純物（Ｐ）濃度は１０　”ｃｍ
−”である。このように、Ｅ％Ｂ、Ｃの不純物濃度は１
０”ｃｍ−”程度の差が設定されている。仮に、ベース
の不純物濃度が高くなりエミッタの不純物濃度に近づく
と、ＰＮ接合のバンドギャップが狭くなり、ホールの注
入が増えてくるためにトランジスタの増幅が十分にでき
なくなる。したがって、ベース濃度を上げ、ベース寄生
抵抗を減少させることはできない。 コレクタ・ベース容量を少なくする他に、ベース・エミ
ッタの寸法を工夫する、ベース電極にシリサイドを用い
るなどの手段を講することにより遮断周波数を高くする
努力が講じられて来たが、遮断周波数は６０ＧＨｚ程度
が限界であった。 ＣＭＯＳにおいては、微細化、高集積化にともない、ゲ
ート膜が薄くなり、信頼性、安定動作からゲートにかか
る電圧を下げる必要がある。そのため、電源電圧を現行
より低下させようとしている。同様の事は、Ｂ　ｉ　Ｃ
ＭＯＳにもみられる。たとえば、図１０に示すように、
遅延時間は電源電圧が３Ｖ以下になると、Ｂ１ＣＭＯＳ
よりＣＭＯ８回路の方が小さくなる。それの理由の一つ
は、Ｂ１ＣＭＯＳのバイポーラ部のビルトイン・ポテン
シャルが下げられないためである。低電圧でも、Ｂ　ｉ
　ＣＭＯＳが優位を保つためにはビルトイン・ポテンシ
ャルを下げる必要がある。 同様に、高部超伝導材を配線として使用する低温動作素
子を考えても、発熱を少しでも押さえるためにもバイポ
ーラトランジスタ素子のビルトイン・ポテンシャルを下
げる必要がある。 第５図は２層ポリＳｉバイポーラトランジスタを示し、
図中、１はＮ′″Ｓｉ基板、２はＬＯＣＯ８、ポリＳｉ
埋込みなどによる素子分離領域、３はＬＯＧＯ５分離層
、４は第１層のポリＳｉ層、５はベース領域、６はエミ
ッタ領域、７は第２層のポリＳｉ層、８は５ｉＯａなど
の眉間絶縁膜、１１はへβ配線である。−層のポリＳｉ
層４によリベース電極９、コレクタ電極１０を形成して
いる。また、第１層のポリＳｉをパターンニングする一
回のマスク工程でエミツタ窓のパターンも自己整合的に
形成している。 ワイド・ギャップとナロー・ギャップ・ヘテロ構造とも
に、化合物半導体において、回路は作られているが、良
質な絶縁膜が得られず、また微細な自己整合プロセスが
なく、高集積化がシリコン素子に比べると、進んでいな
い。したがって、システム性能では、シリコン素子より
はるかに遅れている。 電流増幅率、ベース寄生抵抗の低減は、ワイド・ギャッ
プとナロー・ギャップは、効果に差がない。ただし、ワ
イド・ギャップは高温動作に、ナロー・ギャップは低温
動作に適している。また、第７図にナロー・ギャップ・
ヘテロ接合バイポーラ・トランジスタとホモ接合バイポ
ーラ・トランジスタについてＩｃ／Ｉｎ−Ｖａｔの特性
を示しているが、ナロー・ギャップ接合バイポーラ・ト
ランジスタでは、ホモ接合バイポーラ・トランジスタに
比べ、低いＶｌで、同じ増幅率を得ることが出来る。し
たがって、ビルトイン・ポテンシャルを下げるためには
、ナロー・ギャップが遺している。 近頃、シリコン基板を用いたヘテロ構造も発表されてい
るが、微細化に遺した構造はない、たとえば、シリコン
基板に、ＳｉＣをエミッタに用いたワイド・ギャップ・
エミッタの試作が行われているが、ＳｉＣの抵抗が高く
、結果として予想された性能が得られていない（エミッ
タの寄生抵抗の増加により得るべき性能を打ち消してい
る）。 また、ベースにＳｉＧｅを用いたナロー・ギャップでは
、自己整合プロセスでなく、ナロー・ギャップの効果が
みられない。 ［発明が解決しようとする課題］ エミッタにシリコンと異なる材料で形成したワイド・ギ
ャップ・ヘテロ構造は、寄生抵抗の増加のみならず、現
状用いられているＳｉＣでは、ヘテロ構造の優位点であ
るベース濃度を濃くすることが出来ず、ホモ接合と同程
度のベース抵抗となり、性能の改善が見られていない。 むしろエミッタの寄生抵抗の増加しただけ性能は劣って
いる。 一方、ベースにシリコンと異なる材料 （ＳｉＧｅ）で形成したナロー・ギャップ・ヘテロ構造
は、ベース濃度を濃くでき、性能の改善が見られている
。しかしながら、真性ベースを薄くし、ベース走行時間
を短縮しようとすると、同一材質で引き出しのベース電
極を形成すると、引き出しベースの抵抗が大きくなり、
結果として寄生ベース抵抗の改善につながらず、性能の
改善がはかれない。真性ベースと引き出しベースを別に
形成した場合でも、素子面積が増大し、性能の改善がは
かれない。また、２層多結晶シリコンを用いた自己整合
プロセスのように、エミツタ幅を狭くし、コレクタ・ベ
ース容量を低減させる事がなされていない。 また、従来の二層ポリＳｔプロセスでは次のような問題
があった（第８図、第９図参照）ので、従来のポリＳｉ
をＳＬ以外の物質に置き換えへテロ構造にするときは、
この問題への対応策を考えておく必要がある。第８図お
よび第９図においてポリ５ｔ（４）からなるベースから
の不純物の拡散量が多くなると、ベース５が実効的に深
くなり、エミッタ６直下まで深いベース不純物が拡散す
ることがあった（第８図参照）。この場合は第４図に示
されるベース不純物濃度とエミッタ不純物濃度が近づき
、特性の劣化を招いた。一方、第９図に示すようにベー
ス不純物の拡散量が少ない場合で真正ベース５′とグラ
フトベース５″が十分に接続せず、ベース抵抗が増大し
かつコレクタ・エミッタリークを発生し易い不都合があ
った。 したがって、本発明は、微細化に適し、ヘテロ接合の特
性が発揮されるヘテロ接合素子及びその製造方法を提供
することを目的とする。

【課題を解決するための手段】

本発明の半導体装置は、 単結晶シリコン基板と、該単結晶シリコン基板を選択的
に被覆し、複数の開孔を有する絶縁膜とを含んでなり、
該開孔の一つと自己整合的にエミッタおよびベースが形
成されている半導体装置において、−導電型を有するＳ
ｉＧｅ層と、該ＳｉＧｅ層と接合しかつ該−導電型を有
する、ＳｉＧｅ以外の半導体層をベース電極に使用する
ことを特徴とする。 上記装置を製造する第１の方法は、単結晶シリコン基板
上に第１の絶縁膜と露出した結晶シリコンが存在し、前
記第１の絶縁膜および露出した結晶シリコン上にＳｉＧ
ｅ層、第１のシリコン層および第２の絶縁膜を順次形成
する工程、真性ベース領域において前記第２の絶縁膜お
よび第１のシリコン層に窓開きを行い前記ＳｉＧｅ層を
露出させる工程、前記窓内に露出した前記第１のシリコ
ン層の側面に第３の絶縁膜を形成する工程、前記露出し
たＳｉＧｅ層上に第２のシリコン層を堆積し、エミッタ
を形成する工程を有することを特徴とする。 ＮＰＮ素子の形成 第２の方法は、Ｎ型埋め込み層の上にＮ型エピタキシャ
ル層のある単結晶シリコン基板上に第一の絶縁層と、露
出したシリコン基板が存在し、第１の絶縁層と、露出し
たシリコン基板上に、Ｐ型不純物を含む第２のシリコン
層および第３の絶縁層を成長させる工程、ベース領域と
なる領域において、前記第２のシリコン層および第３の
絶縁層に窓を開孔する工程、前記窓内に露出した単結晶
シリコン基板および前記第２のシリコン層の側壁のみに
選択的にＰ型不純物を含むＳｉＧｅ結晶を成長させる工
程、窓側壁のＳｉＧｅ結晶を覆う絶縁膜を形成する工程
、露出したＳｉＧｅ結晶層上にＮ型不純物を含む第４の
シリコン層を形成し、エミッタを形成する工程を有する
ことを特徴とする。 第３の方法は、Ｎ型埋め込み層の上にＮ型エピタキシャ
ル層のある単結晶シリコン基板上に第１の絶縁層と、露
出したシリコン基板が存在し、第１の絶縁層と、露出し
たシリコン基板上に、Ｐ型不純物を含む第２のシリコン
層および第３の絶縁層を成長させる工程、ベース領域と
なる領域において、前記第２のシリコン層および第３の
絶縁層に窓を開孔し、単結晶シリコン基板を露出させる
る工程、Ｐ型不純物を含むＳｉＧｅ結晶を全面に成長さ
せる工程、窓内の第２のシリコン層側壁と露出した単結
晶シリコン基板上にのみＳｉＧｅ結晶を残す工程、窓側
壁のＳｉＧｅ層を覆う絶縁膜を形成する工程、露出した
ＳｉＧｅ結晶層上にＮ型不純物を含む第４のシリコン層
を形成し、エミッタを形成する工程を有することを特徴
とする。 ただし、この方法では、ＳｉＧｅの成長方法において、
単結晶シリコン基板上は単結晶ＳｉＧｅ層で、絶縁膜上
は他結晶ＳｉＧｅ層でもよい。 以上においては、ＮＰＮ素子であったが、不純物物を逆
導電型とすることにより、ＰＮＰ素子も作成することが
できる。 〔作用１ ＳｉＧｅをベースに用いる事によりナロー・ギャップ・
ヘテロ構造になり、かつＳｉＧｅ層に含まれる不純物量
を増加させることができ、ベース抵抗を下げることがで
きる。結晶シリコン上はＳｉＧｅはＧｅが４〜３０％含
有される規則格子を構成する。また、ＳｉＧｅはＳｉに
対して格子不整合率が４％であるので、Ｓｉとの格子不
整合に起因する漏れ電流などが起こらない。 Ｇｅは、シリコンプロセスで使用する高温熱処理（１１
００℃前後）では、結晶シリコン中へ拡散する事はない
。 ＳｉＧｅはＧｅＨ４とＳ　Ｌ　＊　ＣＩ２ｔ　Ｈ４を原
料ガスとするＣＶＤにより３００〜９００℃の温度範囲
１０−’〜１０−”Ｐａの圧力範囲で成長させることに
より結晶性が優れた薄膜、好ましくは膜厚が２０〜２０
０ｎｍの薄膜を容易に成長させることができる。 上記した半導体装置を自己整合により製造する方法とし
て請求項３〜５記載の方法が提供される。これらの方法
では現在のダブルポリＳｔプロセスと同等の微細パター
ンの製造が可能である。 また、ＳｉＧｅは結晶性が良好な薄膜として成長するこ
とができる利点を活用して、請求項４及び５ではエミツ
タ窓内にＳｉＧｅを成長させ、その後ＳｉＧｅをエミツ
タ窓内にのみ残す方法である。 以下実施例により本発明の詳細な説明する。 〔実施例〕 ３の　′の （ａ）Ｐ型Ｓｉ基板２０にＮ＋埋込層２１をイオン注入
で作成した後、Ｎ−エピタキシャル層２２をエピタキシ
ャル成長させ、９００℃の熱酸化で２０〜５０ｎｍの５
ｉＯ−層２３を形成し、次ぎにＣＶＤにより１００〜２
００ｎｍのＳ　ｉ　ｓＮ４層２４を形成する（第１図（
ａ）参照）。 （ｂ）レジストマスクを用いてＳ　ｉ　Ｏｚ膜２３およ
び５ｉｓＮ４膜２４をパターンニングし、絶縁膜のマス
クピ３′、２４′によりＮ−エピタキシャル層２２を選
択的にマスクし、素子分離領域およびベース・コレクタ
分離領域を表出する（第１図（ｂ）参照）。 （Ｃ）続いて１０００℃で熱酸化を行い、フィールド５
１０ｇ膜２４を厚さ６００〜８００ｎｍに形成し、次に
５ｉｓＮ４膜２４を除去する（第１図（ｃ）参照）。 （ｄ）コレクタ形成部にＮ型不純物例えばＰイオンを５
ｉｎｓマスク２３′からイオン注入し１０００〜１１０
０℃で３０分間アニールし、Ｎ０埋込層２１に接続され
るＮ９層２５を形成する（第１図（ｄ）参照）。 （ｅ）ベース領域の５１０ｇ膜を除去し、その後２０〜
１１００ｎのＳｉＧｅ層２６および２００〜５００ｎｍ
のポリＳｉ層２７をＣＶＤで成長させる。ＳｉＧｅの成
長はＭＢＥで行ってもよい。成長時にＳｉＧｅ層２６お
よびポリＳｉ層２７にＰ型不純物を混入させる。但し、
ポリＳｉ層２７は低抵抗にするために必要に応じてイオ
ン注入または固相拡散により、ＣＶＤ成長後に、Ｐ型不
純物を混入させてもよい。 （ｆ）ＳｉＧｅ層２６およびポリＳｉ層２７がエミッタ
およびベース電極領域のみをカバーするようにパターン
ニングする（第１図（ｆ）参照）。 （ｇ）　Ｓ　ｉ　Ｏ＊などの眉間絶縁膜２８をウェハー
全面にＣＶＤで厚み３００〜５００ｎｍに形成し、真性
ベースの窓開けを行う（第１図（ｇ）参照）。エミツタ
窓の寸法は１．０〜０．４μｍである。 Ｓｔｏｗのエツチングは弗素系ガスで、ポリＳｉのエツ
チングは塩素系ガスで行うと下層との選択比を高く取る
ことができる。 （ｈ）前工程（ｇ）　でＣＶＤ法で、１ｏＯ〜２５０ｎ
ｍの酸化膜を成長させ、次に異方性エツチングを行い、
ベース電極のポリＳｉ側壁にのみ酸化膜を残す（第１図
（ｈ）参照）。これによりエミッタコンタクト窓２８′
が完成する。 （ｉ）コレクタ電極窓３１開け、次にＮ型不純物を含む
結晶性Ｓｉ層３０を成長させる（第１図（ｉ）参照）、
結晶性Ｓｉの代わりｔに多結晶Ｓｉ、ＳｉＣなどであっ
てもよい。 （ｊ）エミッタとコレクタ領域にのみポリ５ｔ３０′を
残し、Ｓ　ｉ　Ｏ＊膜２８にベースコンタクト窓３２を
開ける（第１図（Ｊ）参照）。 （ｋ）Ａｊ２配線１１を形成する（第１図（ｋ）参照）
。 上記はＮＰＮバイポーラ素子の製作例であるが、不純物
を逆導電型にすることによりＰＮＰバイポーラ素子を製
作することができる。 ・　　４萱　　の　　′　の （ａ）第１図（ｄ）のコレクタコンタクト拡散までの工
程を第１図（ａ）〜（ｄ）と同様に行い、５ｉｆｔ膜２
３′を除去する（第２図（ａ）参照）。 （ｂ）２００−５００ｎｍのポリＳｉ層２７をＣＶＤで
成長させる（第２図（ｂ）ｅ照）。 （Ｃ）ポリＳｉ層２７をパターンニングにより、ベース
電極領域２７′とコレクタ電極領域２７″に分離する（
第２図（ｃ）参照）。 コレクタ電極領域２７″にＮ型不純物を拡散させる。そ
のためには例えば、Ｐイオンをイオン注入し、１０００
〜１１００℃で３０分アニールすればよい。その後で、
ベース電極領域２７′にＰ型不純物をイオン注入法また
は固層拡散法でＰ型不純物を拡散させる。ただし、結晶
シリコンにＰ型不純物が拡散しないように、イオン注入
後のアニール又は固相拡散は８００℃以下の熱処理とす
る。 （ｄ）ＣＶＤ法で酸化膜３５を成長、パターンニング・
エツチング方式でベース領域の酸化膜３５およびポリ５
ｉ２７’を除去する（第２図（ｄ）参照）。 （ｅ）厚みが２０〜１１００ｎのＰ型不純物ＳｉＧｅ層
３６を選択的にポリＳｉ層２７′の側壁および露出させ
た結晶シリコン２２上に成長させる（第２図（ｅ）参照
）。 （ｆ）ＣＶＤ法で酸化膜３７を１５０かう２５０ｎｍ成
長し、異方性エツチングを行い、窓側壁に酸化膜３７を
残す（第２図（ｆ）参照）。 以下第１図（に’）に示す構造が得られるように第１図
を参照して説明した工程を行う。 ・　　　５”　　の　　゛　の 第２図（ａ）〜（ｄ）までは第２図を参照した説明と同
じような工程を行う。 （ａ）Ｐ型不純物を含むＳｉＧｅ層３６をＣＶＤ法ある
いはＭＢＥ法でウェハー全面に２０〜１１００ｎ成長さ
せる（第３図（ａ））。 （ｂ）レジスト３９を塗布し、エッチ・バックを行いベ
ース窓内にのみレジスト３９′を残す（第３図（ｂ）、
（ｂ”　）参照）。 （Ｃ）レジスト３９′をマスクとしてエツチングを行い
ベース窓内にのみＳｉＧｅ層３６を残す（第３図（ｃ）
参照）。 （ｄ）レジスト３９′をアッシングして除去する（第３
図（ｄ）参照）。 以下、第３図（ｆ）で説明したＳ　ｉ　Ｏ２の成長と異
方性エツチングを行い、続いて第１図（ｊ）、（ｋ）で
説明した工程を行う。 上記において、不純物を逆導電型にすることによりＰＮ
Ｐバイポーラ素子を製作することができる。 〔発明の効果〕 本請求項１．２記載の発明は、ＳｉＧｅとＳｉＧｅ以外
の半導体のへテロ接合を採用することにより、以下説明
するようにヘテロ接合の特徴を十分に活用した微細な素
子を提供する。 ■第７図は本発明によりＳｉＧｅをベースに使用したバ
イポーラトランジスタと、従来のＳｉベースバイポーラ
トランジスタにつき、ベース電流（工、）またはコレク
タ電流（Ｉｃ）エミッタ電圧（■、）によりどのように
変化するかを示したグラフである。このグラフより、Ｉ
Ｃ／１．が飽和しないＶＢ！範囲では、Ｓｉベースバイ
ポーラトランジスタと比較して本発明では■、を約０．
２■低下可能であることが分かる。 本発明によるとバイポーラ回路の電源電圧を下げる事が
可能となり、消費電力を現状より少なくとも２０％以上
削減することができる。 ■本発明バイポーラトランジスタをＢ　ｉ　ＣＭＯＳの
駆動トランジスタとして使用すると、上記■の■、低下
に見合ってＣＭＯＳのしきい電圧の低下が可能になる。 これに対応して素子の各部の寸法（ゲート膜厚を含む）
を小さくすることができるので微細Ｂ　ｉ　ＣＭＯＳが
可能になる。 ■ＳｉＧｅ（ベース）とＳｉのへテロ接合を採用するこ
とによりベースの不純物濃度を高め、ベースの寄生抵抗
を下げる事ができ、エミッタ不純物濃度を下げる事によ
り、エミッタの寄生容量を小さくする事ができ、遮断周
波数を高めることが可能になる。 ■一般のバイポーラトランジスタはＮＰＮトランジスタ
であるが、Ｂ１ＣＭＯＳではＮチャネルＭＯ５を駆動す
るためにＰＮＰバイポーラトランジスタが必要になる。 従来のＰＮＰ）ランジスタでは、Ｐ型不純物であるＢが
プロセス中の熱処理により拡散し易いためにベースの深
さが深くなり、ホールの散乱が大きく、すぐれた性能を
得ることが難しかった。これに対して本発明では、Ｓｉ
Ｇｅのへテロ接合を採用することにより、第６図に点線
で示すように、ベース領域の幅が狭くなり（ホールの散
乱を少なくする）、またベースの不純物の濃度を高くす
ることができるので、すぐれた性能のＰＮＰトランジス
タを作ることができる。 ■ＢｉＣＭＯ３は電源電圧が低下しても０ＭＯ３よりも
有利である（第１０図参照）。第１０図はＩＥＤＭ’　
８７．’　８８におけるＢ１ＣＭＯＳの電源電圧とスイ
ッチング速度の関係の発表デー夕に、ヘテロ構造の場合
を追加したグラフであり、点線がＢｉＣＭＯＳ（負荷有
）、実線がＣＭＯＳ、−点鎖線がナロー・ギャップを使
用したＢ１ＣＭＯＳの特性を示す。図より約３Ｖの低電
源電圧においてもＢ　ｉ　ＣＭＯＳがＣＭＯＳより速度
の点で有利であることが分かる。したがって本発明の素
子なりｉＣＭＯＳに使用することにより、低電圧で高速
な半導体装置を提供することができる。 請求項３〜６の方法は上記の半導体装置を自己整合で製
造する具体的方法に関するものであって、従来のダブル
ポリＳｔプロセスで達成されたのと同等以上の微細化を
達成する。

【図面の簡単な説明】

第１図（ａ）〜（ｋ）は本請求項２記載の方法の各工程
の説明図であって、 第１図（ａ）は酸化膜および窒化膜の形成工程、 第１図（ｂ）は酸化膜および窒化膜のパターニング工程
、 第１図（ｃ）はＬＯＧＯＳ酸化膜形成工程、第１図（ｄ
）はコンタクト拡散工程、 第１図（ｅ）はＧｅＳ　ｉ層とポリシリコン層の二層膜
形成工程、 第１図（ｆ）はＧｅＳｉ層とポリシリコン層のパターニ
ング工程、 第１図（ｇ）は眉間絶縁膜形成工程、 第１図（ｈ）はエミックコンタクト窓形成工程、 第１図（ｉ）はシリコン層形成工程、 第１図（ｊ）は電極６゜ 第１図（ｋ）は配線工程にそれぞれ該当し、第２図（ａ
）〜（ｆ）は請求項３記載の方法の各工程の説明図であ
って、 第２図（ａ）はコレクタ・ベース領域のＳｉを露出する
工程、 第２図（ｂ）はポリシリコン層の成長工程、第２図（Ｃ
）はポリシリコン層のパターニング工程、 第２図（ｄ）は酸化膜の成長およびエミッタ窓開は工程
、 第２図（ｅ）はＧｅＳｉの成長工程、 第２図はエミツタ窓の側面を酸化する工程に該当し、 第３図（ａ）〜（ｄ）は請求項４記載の各工程の説明図
であって、 第３図（ａ）はＧｅＳｉの成長工程、 第３図（ｂ）はレジスト塗布工程、 第３図（ｂｏ）はレジストパターニング工程、第３図（
Ｃ）はエッチバック工程、 第３図（ｄ）はレジスト除去工程、 第４図はホモ接合バイポーラトランジスタの不純物濃度
骨を示すグラフ、 第５図は２層ポリシリコンバイポーラトランジスタの断
面図、 第６図はへテロ接合のバイポーラトランジスタの不純物
濃度骨を示すグラフ、 第７図は工、またはＩｃ対ｖｌｌＥ特性をヘテロ接合ト
ランジスタおよびホモ接合トランジスタに付いて示すグ
ラフ、 第８図および第９図は２層ポリシリコンバイポーラトラ
ンジスタのベースおよびエミッタ部分の断面図、 第１０図はＢ　ｉ　ＣＭＯＳおよびＣＭＯＳの電源電圧
と速度の関係を示すグラフである。 １−Ｎ”Ｓｉ基板、２−素子分離領域、３−Ｌｏｃｏｓ
分離層、４−第１層のポリＳｉ層、５−ベース領域、６
−エミッタ領域、７−第２層のポリＳｉ層、８−層間絶
縁膜、１１−Ａ氾配線、２Ｏ−３ｉ基板２０，２２−Ｎ
−エピタキシャル層２２．２３−Ｎ’″埋込層、２３−
　Ｓ　ｉ　Ｏを層、２４−５ｆｓＮ４層、２６−ＳｉＧ
ｅ層、２７−ポリＳｉ層、２８−層間絶縁膜

Claims (1)

1. 【特許請求の範囲】 １、単結晶シリコン基板と前記基板を覆う絶縁膜上に、
   ＳｉＧｅ層が延在し、前記ＳｉＧｅ層上にＳｉＧｅ以外
   の材質からなる半導体層もしくは金属層が存在し、その
   半導体層もしくは金属層の一部を除去し、ＳｉＧｅ層を
   ベースとして使用することを特徴とする半導体装置。 ２、単結晶シリコン基板と前記基板を覆う絶縁膜上に、
   半導体層もしくは金属層が存在し、単結晶シリコン基板
   上の半導体層もしくは金属層の一部が除去され、その除
   去された領域の単結晶シリコン上と半導体層もしくは金
   属層の側壁に ＳｉＧｅ層が存在する構造を有することを特徴とする半
   導体装置。 ３、単結晶シリコン基板上に第１の絶縁膜を形成し、絶
   縁膜の一部を除去し、単結晶Ｓｉ基板を露出させる工程
   、前記第１の絶縁膜および露出したシリコン基板上にＳ
   ｉＧｅ層、第１の不純物を含むシリコン層および第２の
   絶縁膜を順次形成する工程、エミッタ領域において前記
   第２の絶縁膜および第１のシリコン層に窓開きを行い前
   記ＳｉＧｅ層を露出させる工程、前記窓内に露出した前
   記第１のシリコン層の側面に第３の絶縁膜を形成する工
   程、前記露出したＳｉＧｅ層上に第２のシリコン層を堆
   積する工程を有することを特徴とする半導体装置の製造
   方法。 ４、単結晶シリコン基板上に第１の絶縁層と、露出した
   シリコン基板が存在し、第１の絶縁層と露出したシリコ
   ン基板上に、第２のシリコン層および第３の絶縁層を成
   長させる工程、ベース領域となる領域において、前記第
   ２のシリコン層および第３の絶縁層に窓を開孔する工程
   、前記窓内に露出した単結晶シリコン基板および前記第
   ２のシリコン層の側壁のみにＳｉＧｅ結晶を成長させる
   工程、窓側壁のＳｉＧｅ結晶を覆う絶縁膜を形成する工
   程を有することを特徴とする半導体装置の製造方法。 ５、単結晶シリコン基板上に第１の絶縁層と、露出した
   シリコン基板が存在し、第１の絶縁層と、露出したシリ
   コン基板上に、第２のシリコン層および第３の絶縁層を
   成長させる工程、ベース領域となる領域において、前記
   第２のシリコン層および第３の絶縁層に窓を開孔し、単
   結晶シリコン基板を露出させる工程、ＳｉＧｅ結晶を全
   面に成長させる工程、窓内の第２のシリコン層側壁と露
   出した単結晶シリコン基板上にのみＳｉＧｅ結晶を残す
   工程を有することを特徴とする半導体装置の製造方法。 ６、前記第１のシリコン層の代わりに高融点金属を用い
   る請求項３、４または５記載の半導体装置の製造方法。