JPH0315346B2 - - Google Patents

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JPH0315346B2
JPH0315346B2 JP58187930A JP18793083A JPH0315346B2 JP H0315346 B2 JPH0315346 B2 JP H0315346B2 JP 58187930 A JP58187930 A JP 58187930A JP 18793083 A JP18793083 A JP 18793083A JP H0315346 B2 JPH0315346 B2 JP H0315346B2
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semiconductor
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semiconductor region
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bipolar transistor
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Hiroshi Iwasaki
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、高速なMOSトランジスタと、高
いしや断周波数特性を有し、低消費電力なバイポ
ーラ型トランジスタとを共存させた半導体集積回
路装置の製造方法に関する。
〔発明の技術的背景とその問題点〕
バイポーラ型トランジスタは、集積回路装置に
おいては基板と反対導電型のエピタキシヤル成長
層が上記基板上に形成された２層構造のシリコン
ウエハー、あるいは２層構造間にエピタキシヤル
層と同導電型の高濃度埋込み層をもつたシリコン
ウエハーを用いてバイボーラ型トランジスタを集
積してゆく。一方、相補型MOSトランジスタは、
一導電型シリコンウエハーそのものを使用し、例
えば１×1015cm-3濃度のｎ型のウエハーを用いた
場合、ｐ−well領域を表面濃度例えば１×1016cm
３程度で形成し、ｐ−well領域上にＮチヤネル
MOS、ｎ型基板上にｐチヤネルMOSトランジス
タを集積してゆく。
上記バイポーラ型トランジスタを集積する際の
最大の熱工程は、集積回路装置を電気的に分離す
る通称アイソレーシヨンの拡散形成工程である。
通常、5μm程度のアイソレーシヨン拡散の熱工程
は、1200℃の高温で１〜1.5時間を要し、その表
面抵抗は、５〜50Ω／ロ程度である。一方、相補
型MOSトランジスタの最大の熱拡散工程は、
well領域の形成であり、通常５〜6μｍ程度の拡
散で温度1190℃、12時間を要する。
この両者のトランジスタを同一基板上に集積す
る場合、両者の最大熱拡散工程をかねて行なえ
ば、装置の製造時間を短縮できる。例えば、第１
図に示すようにバイポーラ型トランジスタを集積
するときのウエハーと同様、ｐ型基板１１上に高
濃度のn+埋込み層１２を拡散形成し、その基板
全面にｎ型のエピタキシヤル層１３を設けたウエ
ハーを使用し、次いで各集積回路装置を電気的に
分離するアイソレーシヨン領域１４およびｐ−
well領域１５を設ける。この時、ｐ−well領域１
５の熱工程がアイソレーシヨン領域１４の熱工程
より長いため、まず最初にｐ−well領域１５の熱
拡散を一部施こし、次いで、ｐ−well領域１５と
アイソレーシヨン領域１４の熱拡散を同時に施こ
す。例えば、上記のウエハー上に熱酸化膜を約
1000Å形成し、Ｐ−well領域１５にボロンのイオ
ンインプランテーシヨンを1012cm-2程度の低ドー
ズ量で施こして一部熱拡散をし、次にアイソレー
シヨン領域１４に1013〜1014cm-2程度のドーズ量
でボロンをイオンインプランテーシヨンした後、
ｐ−well領域１５、アイソレーシヨン領域１４を
同時に熱拡散する。この時の熱拡散温度は1190℃
を用いる。これで相補型MOSトランジスタとバ
イポーラ型トランジスタを設ける素子構造部がウ
エハー内に形成されたことになる。
次に、上記のような工程で形成した素子構造部
に、バイポーラ型トランジスタと相補型MOSト
ランジスタとを構成してゆく。すなわち、MOS
トランジスタのゲート酸化膜１６1，１６2を形成
した後、このトランジスタのゲート電極１７1，
１７2をポリシリコンによつて形成する。そして、
ｐチヤネル型MOSトランジスタTr1のソース，
ドレイン領域１８，１８′およびバイポーラ型ト
ランジスタTr3のベース領域１９にｐ型の不純物
を同時に拡散し、ｎチヤネル型MOSトランジス
タTr2のソース，ドレイン領域２０，２０′およ
びバイポーラ型トランジスタTr3のエミツタ，コ
レクタ領域２１，２２にｎ型の不純物を拡散す
る。
しかし、従来の形成方法では、well拡散および
アイソレーシヨン拡散の熱工程において、埋込み
層１２からの上方向への拡散しみ出しが大きく、
実質的にｐ−well拡散時間では埋め込み層１２上
のｎ型エピタキシヤル層１３のエピ濃度は、埋め
込み層１２からのしみ出しにより一定に保つてお
くことは困難である。これに対し、バイポーラ型
トランジスタにとつてこのエビ濃度は、トランジ
スタの静特性や耐圧に直接関係するため一定に保
つ必要があり、またMOSトランジスタにとつて
はエピ濃度が変化するとこのトランジスタのしき
い値電圧Vthが変化するため濃度を一定に保つこ
とが重要である。さらに、バイポーラ型トランジ
スタのベース・エミツタ拡散をMOS型トランジ
スタのソース，ドレイン拡散と同一工程で形成す
ると、MOS型トランジスタの特性とバイポーラ
型トランジスタの特性との両方を最適にコントロ
ールすることが困難であり、高速性能のMOS型
トランジスタと高いしや断周波数で且つ低消費電
力なバイポーラ型トランジスタとを共存させるこ
とは難しい。
ところで、上記のような構成において、バーテ
イカルバイポーラ型トランジスタのコレクタ抵抗
を小さくしてオン抵抗を下げたい場合、このトラ
ンジスタのコレクタ領域に高濃度で拡散深さの深
いN+拡散層を設けるのが一般的であるが、この
ような半導体集積回路装置を形成するのは工程が
複雑化する欠点があつた。
〔発明の目的〕
この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、高速な
MOSトランジスタと、高いしや断周波数を有し、
且つオン抵抗が低く低消費電力なバイポーラ型ト
ランジスタとを比較的簡単な工程で共存できる半
導体集積回路装置の製造方法を提供することであ
る。
〔発明の概要〕
すなわち、この発明においては、第１導電型の
半導体基板上に第２導電型で高濃度の第１，第２
半導体領域を選択的に形成した後、上記半導体基
板上に第１導電型の第３半導体領域を形成し、こ
の第３半導体領域内に上記半導体領域と電気的に
結合された第２導電型の第４，第５半導体領域を
形成する。次に、上記第３あるいは第４半導体領
域上に絶縁膜を介してゲート電極を形成し、この
ゲート電極とセルフアライメントに不純物をイオ
ン注入することによりソース，ドレイン領域を形
成して上記第３あるいは第４半導体領域内に電界
効果型トランジスタを形成する。また、上記第５
半導体領域上に上記ゲート電極と同時にバイポー
ラトランジスタのコレクタ電極となる電極を形成
し、上記コレクタ電極を拡散源として第２導電型
の第６半導体領域を形成して第５半導体領域内に
バイポーラトランジスタを形成するようにしてい
る。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照
して説明する第２図ａ〜ｈはその製造工程を示す
図で、まず、ａ図に示すように基板濃度１０14〜
１０17cm-3程度のｐ型シリコン基板２３上に拡散
マスク用絶縁膜例えば熱酸化膜を施し、必要個所
をパターニングした後、アンチモンSbあるいは
砒素Asにて高濃度（１０18〜１０20cm-2）なn+拡
散層（第１，第２の半導体領域）２４1，２４2を
形成する。さらに、上記絶縁膜を全面除去した
後、ウエハー全面にＰ型のエピタキシヤル層（第
３半導体領域）２５を堆積形成する。Ｐ型のエピ
タキシヤル層としては、厚さが１〜5μm、比抵抗
が0.5〜10Ω・cm程度とする。ただし、この条件
は一定の目安であり、素子の条件により当然変化
させるべき値である。次いで、ｐチヤネル型の
MOSトランジスタを集積形成する領域として、
ｎ−well領域（第４，第５半導体領域）２６1，
２６2を形成する。まず最初に上記ウエハーの表
面に熱酸化膜２７を約1000Å熱形成し、リンのイ
オンインプランテーシヨンを用いて拡散源を形成
する。例えば、ドーズ量２×1012cm-2で加速電圧
150KeVを用い、次の熱工程で3μm程度の深さに
拡散すれば、ｎ−well表面濃度として８〜10×
1015cm-3が得られる。熱拡散は1000℃以上の高温
熱工程を用いれば良い。この時、埋込み層２４1，
２４2から上方向への拡散も起こり、ｎ−well拡
散層の拡散長が短かくなるため、熱拡散時間も短
かくなり、ｎ−well領域の形成が容易になる。
次に、ｂ図に示すように、上記ウエハー全面に
熱酸化膜２８を300〜2000Å程度の厚さに形成し、
耐酸化性の絶縁膜２９（例えばSiN）を約1000Å
堆積させ、フイールド領域のパターニングを行な
う。この後必要ならばボロンあるいはリンのイオ
ンインプランテーシヨンによつてチヤネルカツト
３０，３１を形成する。
次に、ｃ図に示すように、絶縁層２９をマスク
にしてフイールドの選択酸化（フイールド酸化膜
３２）を約0.7〜1.2μm程度施こし、絶縁層２９，
熱酸化膜２８を除去した後、再びMOSトランジ
スタのゲート酸化膜として約200〜1000Åの熱酸
化膜３３を形成する。
さらに、ｄ図に示すように、バイポーラ型トラ
ンジスタ部にレジストとフイールド酸化膜３２を
マスクにしてボロンのイオンインプランテーシヨ
ンを施し、アニールあるいは必要に応じて1000〜
1100℃程度の温度で拡散スランピングを施し、シ
ート抵抗ρS＝500〜1000Ω／ロ程度の活性ベース
領域３４（ドラフトベース構造の内部ベース領
域）を形成する。また、必要に応じてＰチヤネル
あるいはｎチヤネル型MOSトランジスタのゲー
トスレツシヨールド電圧規定用のチヤネルインプ
ランテーシヨン３５，３６を種々施こす。
次に、ｅ図に示すように、熱酸化膜３３にバイ
ポーラ型トランジスタのエミツタ拡散用の開口３
７1，およびコレクタ拡散用の開口３７2をパター
ニング形成した後、アンドープポリシリコンを
2000〜4000Å堆積してアンドープポリシリコン層
１０２を形成し、このアンドープポリシリコン層
１０２上に約5000Å程度のCVD層１０１を堆積
形成する。次に、上記CVD層１０１におけるバ
イポーラ型トランジスタのコレクタ領域上４１1
とMOSトランジスタ形成領域上４１2とを選択的
に除去する。そして、POCl3等の拡散源から高濃
度のリンをポリシリコン層１０２中に拡散し、シ
ート抵抗ρSを「ρS＝20Ω／ロ」程度に低下させ
る。この際、ポリシリコン中の拡散係数は大きい
ため、コレクタ領域上４１1を介して拡散された
高濃度のリンはポリシリコン層１０２をつき抜
け、半導体基板２３上に形成したウエル領域２６
２まで達して、この領域２６2中に高濃度の拡散深
さの深いN+領域（第６半導体領域）100を形成す
る。この時、上記N+領域100が高濃度のN+埋込
み層２４2に充分達するように、POCl3の濃度の
設定および熱工程施す。次に、残つているCVD
層１０１を完全に除去した後、バイポーラ型トラ
ンジスタ部分のみ、あるいは全面のポリシリコン
層に砒素を例えばドーズ量５〜15×1015cm-2、加
速電圧150KeVにてイオンインプランテーシヨン
を行ない、アニールを施こしてポリシリコン層内
の砒素濃度を均一化する。
この工程の別の方法としては、砒素をドーブし
たポリシリコンを堆積させ、前記と同様にバイポ
ーラ型トランジスのコレクタ領域およびMOSト
ランジスタ部分にのみリンを高濃度に拡散させて
シート抵抗を低減させても良い。すなわち、バイ
ポーラ型トランジスタのエミツタ拡散には砒素を
拡散した浅い接合を形成し、MOSトランジスタ
のゲートのシート抵抗を極力下げる方法を取る。
この際、MOSトランジスタの高濃度ポリシリコ
ン層を拡散源としてコレクタ領域の拡散領域を形
成する。
次に、上記のようにして形成したポリシリコン
層をパターニングし、ｆ図に示すようにMOSト
ランジスタのゲート領域３８，３９およびバイポ
ーラ型トランジスタのエミツタ領域４０1コレク
タ領域４０2を形成し、エミツタ拡散を施こした
後、バイポーラ型トランジスタのエミツタ・ベー
ス接合を形成し、高い電流増幅率を確保する。そ
の後、ポリシリコン表面に熱酸化膜４７を形成す
る。
また、ポリシリコン抵抗を同一半導体装置内に
形成する場合は、第３図に示すように、前記アン
ドープポリシリコン上にボロンのイオンインプラ
ンテーシヨンおよびアニールを施こした後に、
MOSトランジスタの低抵抗ゲート領域およびバ
イポーラ型トランジスタのコレクタ領域にリンを
拡散するとともに、バイポーラ型トランジスタの
エミツタ領域には砒素を拡散して形成する。この
ような方法によれば、比較的容易にポリシリコン
抵抗２０１を形成できる。このポリシリコン抵抗
は、抵抗値のばらつきが少なく温度特性も良いう
え、ボロンのイオンインプランテーシヨンのドー
ズ量の変化により高抵抗の実現が可能である。
次に、ｇ図に示すように、ｎチヤネル型MOS
トランジスタのソース，ドレイン領域４２，４
２′をｐチヤネル型MOSトランジスタのソース，
ドレイン領域４４，４４′と同時にバイポーラ型
トランジスタの外部ベース領域４５をそれぞれフ
イールド酸化膜あるいはポリシリコンによるセル
フアラインド方式によつて、砒素とボロンのイオ
ンインプランテーシヨンを行なつて形成する。ポ
リシリコン抵抗のコンタクト部には、必要によつ
て前記ｐチヤネル型MOSトランジスタのソース，
ドレイン用P+拡散を施こしておく。その後、ポ
リシリコン表面に熱酸化膜４７を形成する。
そして、ｈ図に示すようにパツシベーシヨン膜
４８，４９のつみ増しを種々行ない、各素子のコ
ンタクト部を開口してメタル５０を蒸着してパタ
ーニングを行なつて、バイポーラ型トランジスタ
と相補型MOSトランジスタとを完成する。
上述したように、比較的簡単な工程で高速性能
の相補型MOSトランジスタと高いしや断周波数
（fT＝３〜4GHz）且つ低消費電力、低雑音のバイ
ポーラトランジスタの共存が可能である。バイポ
ーラ型トランジスタにはポリシリコンからの砒素
の拡散を用いているため、浅い接合で高い電流増
幅率が確保できる。また、高濃度リンを含むポリ
シリコン層４０2から拡散形成された高濃度コレ
クタ拡散領域１００によつて、バイポーラ型トラ
ンジスタのコレクタ抵抗を低減でき、そのオン抵
抗を下げることができるので、これによつてバイ
ポーラ型トランジスタの飽和電圧を低く抑えるこ
とができる。さらに、上記コレクタ拡散領域と同
様な引き出し部をｐチヤネル型MOSトランジス
タを形成するｎ−well領域２６1に設けることに
より、ｎ−well引き出し抵抗を下げて相補型
MOSトランジスタの最大の欠点の一つである、
寄生バイポーラトランジスタによつて発生するラ
ツチアツプ現象を抑制できる。
なお、バーテイカルバイポーラ型トランジスタ
のエミツタ拡散にポリシリコン層からの拡散を用
いないで、Ｎチヤネル型MOSトランジスタのソ
ース，ドレイン拡散時に、ASイオンインプラン
テーシヨンを用いて同時に形成しても良い。
また、上記実施例ではバイポーラ型トランジス
タがバーテイカル型のnpnトランジスタの場合に
ついて説明したが、通常npnバーテイカルトラン
ジスタが製造可能なプロセスは、ラテラルpnpト
ランジスタが拡散抵抗等も同様に形成が可能であ
り、こちらも含めたバイポーラ型トランジスタに
よるアナログ回路等のバイポーラ集積回路を相補
型MOSトランジスタによるロジツク回路等と共
存することもできる。また、バーテイカルnpnト
ランジスタで構成した高速のバイポーラロジツ
ク、例えばエミツタ結合形論理回路（ECL）等
も共存できるものはもちろんである。
〔発明の効果〕
以上説明したようにこの発明によれば、MOS
トランジスタとバイポーラ型トランジスタとを共
存する半導体集積回路装置において、MOSトラ
ンジスタのゲートに使用する高濃度リンを含むポ
リシリコン層と同一工程で形成したポリシリコン
層をバイポーラ型トランジスタのコレクタ電極お
よび高濃度拡散源として用いるので、高速な
MOSトランジスタと、高いしや断周波数を有し
且つオン抵抗が低く低消費電力のバイポーラ型ト
ランジスタとを比較的簡単な工程で共存できる半
導体集積回路装置の製造方法が得られる。
【図面の簡単な説明】
第１図は従来の半導体集積回路装置の製造方法
を説明するための図、第２図ａ〜ｈはそれぞれこ
の発明の一実施例に係る半導体集積回路装置の製
造方法を説明するための図、第３図はこの発明の
他の実施例を説明するための図である。 ２３……半導体基板、２４1，２４2……第１半
導体領域、２５……第２半導体領域、２６1，２
６2……第３半導体領域（well領域）、３２……フ
イールド酸化膜、３３……薄い酸化膜、３４……
活性ベース領域、３７，３８，３９，４１……ポ
リシリコン層、１００……N+領域（第４半導体
領域）。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基板上に第２導電型で高
    濃度の第１，第２半導体領域を選択的に形成する
    工程と、上記半導体基板上に第１導電型の第３半
    導体領域を形成する工程と、この第３半導体領域
    内に上記半導体領域と電気的に結合された第２導
    電型の第４，第５半導体領域を形成する工程と、
    上記第３あるいは第４半導体領域上に絶縁膜を介
    してゲート電極を形成し、このゲート電極とセル
    フアライメントに不純物をイオン注入することに
    より、ソース、ドレイン領域を形成して上記第３
    あるいは第４半導体領域内に電界効果型トランジ
    スタを形成する工程と、上記第５半導体領域上に
    上記ゲート電極と同時にバイポーラトランジスタ
    のコレクタ電極となる電極を形成し、上記コレク
    タ電極を拡散源として上記第２の半導体領域に達
    する深い第２導電型の第６半導体領域を形成し、
    上記第５半導体領域内にバイポーラトランジスタ
    を形成する工程とを具備することを特徴とする半
    導体集積回路装置の製造方法。 ２ 前記電界効果型トランジスタのゲート電極お
    よびバイポーラトランジスタのコレクタ電極は、
    不純物を高濃度に拡散したポリシリコン層から成
    ることを特徴とする特許請求の範囲第１項記載の
    半導体集積回路装置の製造方法。
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