JPH03270677A - インバータ回路 - Google Patents
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- JPH03270677A JPH03270677A JP2068261A JP6826190A JPH03270677A JP H03270677 A JPH03270677 A JP H03270677A JP 2068261 A JP2068261 A JP 2068261A JP 6826190 A JP6826190 A JP 6826190A JP H03270677 A JPH03270677 A JP H03270677A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53875—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with analogue control of three-phase output
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions
- H02H7/10—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for converters; for rectifiers
- H02H7/12—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for converters; for rectifiers for static converters or rectifiers
- H02H7/122—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for converters; for rectifiers for static converters or rectifiers for inverters, i.e. DC/AC converters
- H02H7/1227—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions for converters; for rectifiers for static converters or rectifiers for inverters, i.e. DC/AC converters responsive to abnormalities in the output circuit, e.g. short circuit
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- Power Engineering (AREA)
- Inverter Devices (AREA)
- Bipolar Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Control Of Ac Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体集積回路に係り、特に、直流を交流に
変換する３相ブリツジで構成されるインバータ回路に間
する。
変換する３相ブリツジで構成されるインバータ回路に間
する。
［従来の技術］
従来、ブラシレスモータ、あるいは、インダクションモ
ータ等を可変速制御するために、３相ブリツジインバ一
タ回路が用いられている。このような用途に用いられる
、従来技術によるインバータ回路は、その出力段半導体
スイッチング素子及びその駆動回路が、個別素子部品を
組み合わせて構成されていた。
ータ等を可変速制御するために、３相ブリツジインバ一
タ回路が用いられている。このような用途に用いられる
、従来技術によるインバータ回路は、その出力段半導体
スイッチング素子及びその駆動回路が、個別素子部品を
組み合わせて構成されていた。
そして、このようなインバータ回路をモジュール化して
、小型化した従来技術として、例えば、ｒＧＥｓｍａｒ
ｔ ＭＯＤＵＬＥ ＳＩＭＰＬＩＦＩＥＳ ＭＯＴＯＲ
ＤＲＩＶＥ ＤＥＳＩＧＮ；ＧＥＮＥＲＡＬ ＥＬＥＣ
ＴＲＩＣＳＥＭＩＣＯＮＤＵＣＴＯＲＪ等に記載された
技術が知られている。
、小型化した従来技術として、例えば、ｒＧＥｓｍａｒ
ｔ ＭＯＤＵＬＥ ＳＩＭＰＬＩＦＩＥＳ ＭＯＴＯＲ
ＤＲＩＶＥ ＤＥＳＩＧＮ；ＧＥＮＥＲＡＬ ＥＬＥＣ
ＴＲＩＣＳＥＭＩＣＯＮＤＵＣＴＯＲＪ等に記載された
技術が知られている。
この従来技術は、インバータの１相分に相当する２つの
スイッチング素子を直列に接続したハーフブリッジに加
えて、それぞれの素子のドライブ回路も含めて１つのモ
ジュールに納め、小型化、使い勝手の向上を図ったもの
である。
スイッチング素子を直列に接続したハーフブリッジに加
えて、それぞれの素子のドライブ回路も含めて１つのモ
ジュールに納め、小型化、使い勝手の向上を図ったもの
である。
［発明が解決しようとする課題］
前記従来技術は、インバータ回路の体積を縮減するため
の方策として、インバータの１相分をモジュール化した
ものである。そして、前記従来技術によるモジュールを
使用して、ブラシレスモータあるいはインダクタコンモ
ータ等を可変速駆動するためには、３個のモジュールを
必要とする。
の方策として、インバータの１相分をモジュール化した
ものである。そして、前記従来技術によるモジュールを
使用して、ブラシレスモータあるいはインダクタコンモ
ータ等を可変速駆動するためには、３個のモジュールを
必要とする。
このため、前記従来技術は、モータ内のシャーシにイン
バータを内蔵するという要求に対応することができない
という問題点を有している。
バータを内蔵するという要求に対応することができない
という問題点を有している。
このような問題点を解決するため、３相分を一括して集
積回路化することにより、その体積を大幅に縮減するこ
とができるインバータのモノリシックＩＣ化が求められ
ている。しかし、例えば、商用電圧の１００Ｖに対応す
るためには、ＩＣ内のそれぞれのスイッチング素子間に
２５０Ｖの耐圧が必要である。
積回路化することにより、その体積を大幅に縮減するこ
とができるインバータのモノリシックＩＣ化が求められ
ている。しかし、例えば、商用電圧の１００Ｖに対応す
るためには、ＩＣ内のそれぞれのスイッチング素子間に
２５０Ｖの耐圧が必要である。
このような素子間耐圧を有するインバータ回路を、従来
のｐｎ接合分離方式のプロセスを用いたＩＣで構成した
場合、素子間の絶縁耐圧を高めるためにチップ面積が非
常に大きくなってしまうという問題点を生じる。また、
ブリッジインバータの出力段スイッチング素子のオンオ
フ動作により、出力点の電位がパルス状に変動すること
に起因して、他の出力段スイッチング素子の寄生容量を
通してノイズ電流が流れ、これにより、回路の誤動作が
起こるといった問題点も生じていた。
のｐｎ接合分離方式のプロセスを用いたＩＣで構成した
場合、素子間の絶縁耐圧を高めるためにチップ面積が非
常に大きくなってしまうという問題点を生じる。また、
ブリッジインバータの出力段スイッチング素子のオンオ
フ動作により、出力点の電位がパルス状に変動すること
に起因して、他の出力段スイッチング素子の寄生容量を
通してノイズ電流が流れ、これにより、回路の誤動作が
起こるといった問題点も生じていた。
本発明の目的は、前記従来技術の問題点を解決し、３相
ブリツジインバ一タ回路のみならず、保護回路をも含め
たモータ制御用インバータ回路をモノリシックＩＣ化し
たインバータ回路を提供することにある。
ブリツジインバ一タ回路のみならず、保護回路をも含め
たモータ制御用インバータ回路をモノリシックＩＣ化し
たインバータ回路を提供することにある。
［課題を解決するための手段］
本発明によれば前記目的は、３相ブリッジインバータを
構成する６個の出力段半導体スイッチング素子、その駆
動回路、および、前記出力段半導体スイッチング素子を
保護する回路とを一括し、誘電体分離基板上に集積化す
ることにより達成される。
構成する６個の出力段半導体スイッチング素子、その駆
動回路、および、前記出力段半導体スイッチング素子を
保護する回路とを一括し、誘電体分離基板上に集積化す
ることにより達成される。
［作 用］
本発明は、３相ブリッジインバータを構成する６個の出
力段半導体スイッチング素子と、その駆動回路と、レベ
ルシフト回路と、保護回路とが誘電体分離基板上に一括
して形成され、モノリシックＩＣとされている。
力段半導体スイッチング素子と、その駆動回路と、レベ
ルシフト回路と、保護回路とが誘電体分離基板上に一括
して形成され、モノリシックＩＣとされている。
このため、インバータ回路の配線長を非常に短くするこ
とができ、信号伝達の遅れ時間を短くし、また、寄生イ
ンダクタンスをほぼなくし、スイッチング時のノイズを
低減することができる。また、出力段スイッチング素子
に過大な電流が通流した場合の保護動作を極めて短い時
間内に行なうことができ、チップの温度により過電流の
設定値を変更することも、容易となる。
とができ、信号伝達の遅れ時間を短くし、また、寄生イ
ンダクタンスをほぼなくし、スイッチング時のノイズを
低減することができる。また、出力段スイッチング素子
に過大な電流が通流した場合の保護動作を極めて短い時
間内に行なうことができ、チップの温度により過電流の
設定値を変更することも、容易となる。
また、本発明によれば、誘電体分離基板による絶縁方式
を用いているので、他の素子のスイッチングによるノイ
ズの影響を受けることがなく、耐ノイズ性の高いインバ
ータ回路を提供することができる。
を用いているので、他の素子のスイッチングによるノイ
ズの影響を受けることがなく、耐ノイズ性の高いインバ
ータ回路を提供することができる。
［実施例ゴ
以下、本発明によるインバータ回路の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
第１図は本発明の第１の実施例の回路を示すブロック図
、第２図はＩＣの一部を示す断面図である。第１図、第
２図において、１は交流電源、２゜３は直流電圧源、４
−１〜４−６はスイッチング素子、５−１〜５−６はダ
イオード、６−１〜６−３は下アーム側駆動回路、７−
１〜７−３は上アーム側駆動回路、８はレベルシフト回
路、９１〜９−３は過電流保護回路、１０はモータ、１
１は制御回路、１２はインバータＩＣ１１３は整流回路
、↓４はＳｉ○２酸化膜、１５は支持台（ポリシリコン
）、１６はコレクタ端子、１７はエミッタ端子、１８は
ゲート端子である。
、第２図はＩＣの一部を示す断面図である。第１図、第
２図において、１は交流電源、２゜３は直流電圧源、４
−１〜４−６はスイッチング素子、５−１〜５−６はダ
イオード、６−１〜６−３は下アーム側駆動回路、７−
１〜７−３は上アーム側駆動回路、８はレベルシフト回
路、９１〜９−３は過電流保護回路、１０はモータ、１
１は制御回路、１２はインバータＩＣ１１３は整流回路
、↓４はＳｉ○２酸化膜、１５は支持台（ポリシリコン
）、１６はコレクタ端子、１７はエミッタ端子、１８は
ゲート端子である。
第１図において、破線で囲んだ領域の内部が本発明によ
り集積化される３相モノリシツクインバータＩＣ（以下
ＩＣと称する）１２である。
り集積化される３相モノリシツクインバータＩＣ（以下
ＩＣと称する）１２である。
この本発明の第１の実施例は、インバータの出力段半導
体スイッチング素子としてＩＧＢＴ（Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ 丁ｒａｎｓｉｓ
ｔｏｒ） ４−１〜４−６が用いられおり、このうち
ＩＧＢＴ４−１〜４−３は、通流する電流の検出を目的
として、マルチエミッタ構造のＩＧＢＴが用いられてい
る。
体スイッチング素子としてＩＧＢＴ（Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ Ｂｉｐｏｌａｒ 丁ｒａｎｓｉｓ
ｔｏｒ） ４−１〜４−６が用いられおり、このうち
ＩＧＢＴ４−１〜４−３は、通流する電流の検出を目的
として、マルチエミッタ構造のＩＧＢＴが用いられてい
る。
これらのＩＧＢＴのコレクタ・エミッタ間には、それぞ
れダイオード５−１〜５−６が逆並列に接続されている
。交流電源１の両端には、整流回路１３を介してＩ Ｇ
Ｂ Ｔ４−４およびＩＧＢＴ４−１が直列に接続され、
閉回路が構成されている。
れダイオード５−１〜５−６が逆並列に接続されている
。交流電源１の両端には、整流回路１３を介してＩ Ｇ
Ｂ Ｔ４−４およびＩＧＢＴ４−１が直列に接続され、
閉回路が構成されている。
また、これと並列に、ＩＧＢＴ４−５およびＩＧＢＴ４
−２．ＩＧＢＴ４−６およびＩＧＢＴ４−３がそれぞれ
接続されて、３相ブリッジインバータの主回路が構成さ
れている６ ＩＧＢＴ４−１とＩＧＢＴ４−４．ＩＧＢＴ４−２とＩ
ＧＢＴ４−５．ＩＧＢＴ４−３とＩＧＢＴ４−６のそれ
ぞれの接続点は、インバータ回路の出力点であり、モー
タｌＯが接続されている。
−２．ＩＧＢＴ４−６およびＩＧＢＴ４−３がそれぞれ
接続されて、３相ブリッジインバータの主回路が構成さ
れている６ ＩＧＢＴ４−１とＩＧＢＴ４−４．ＩＧＢＴ４−２とＩ
ＧＢＴ４−５．ＩＧＢＴ４−３とＩＧＢＴ４−６のそれ
ぞれの接続点は、インバータ回路の出力点であり、モー
タｌＯが接続されている。
モータ１０は、ブラシレスモータであって、工Ｃ１２の
出力を受けて回転すると共に、回転子の位置をモータ固
定子に取り付けたホール素子により検出し、このモータ
の位置検出信号を制御回路１１に入力している。
出力を受けて回転すると共に、回転子の位置をモータ固
定子に取り付けたホール素子により検出し、このモータ
の位置検出信号を制御回路１１に入力している。
また、下側アームの出力段半導体スイッチング素子であ
るＩＧＢＴ４−１〜４−３をオンオフするために、下側
アームに対するＩＧＢＴ駆動回路６−１〜６−３が、そ
れぞれ、ＩＧＢＴ４−１〜４−３のゲート・エミッタ間
に接続されている。
るＩＧＢＴ４−１〜４−３をオンオフするために、下側
アームに対するＩＧＢＴ駆動回路６−１〜６−３が、そ
れぞれ、ＩＧＢＴ４−１〜４−３のゲート・エミッタ間
に接続されている。
さらに、ＩＧＢＴ４−１〜４−３の電流を検出し、過電
流によるラッチアップからＩＧＢＴを保護する過電流保
護回路９−１〜９−３がそれぞれＩＧＢＴ４−１〜４−
３の電流検出用エミッタ電極に接続されている。
流によるラッチアップからＩＧＢＴを保護する過電流保
護回路９−１〜９−３がそれぞれＩＧＢＴ４−１〜４−
３の電流検出用エミッタ電極に接続されている。
直流電圧源２は、整流回路１３の低電位側を共通にする
電源であり、下アーム側ＩＧＢＴ駆動回路６−１〜６−
３および過電流保護回路９−１〜９−３に接続され、こ
れらに対する動作電流を供給している。
電源であり、下アーム側ＩＧＢＴ駆動回路６−１〜６−
３および過電流保護回路９−１〜９−３に接続され、こ
れらに対する動作電流を供給している。
ＩＣ１２の外部には、Ｉ’ＧＢＴ４−１〜４−６のオン
オフを制御する制御回路１１が設けられ、該制御回路１
１は、モータ１０、ＩＣ１２内部の下アーム側ＩＧＢＴ
駆動回路６−１〜６−３および過電流保護回路９−１〜
９−３に接続されると共に、レベルシフト回路８を介し
て上アーム側■ＧＢＴ駆動回路７−１〜７−３に接続さ
れる。また、整流回路１３の高電位側に、上アーム側Ｉ
ＧＢＴ駆動用電源としての直流電圧源３が接続され、直
流電圧源３の高電位側が上アーム側ＩＧＢＴ駆動回路７
−１〜７−３に接続されている。
オフを制御する制御回路１１が設けられ、該制御回路１
１は、モータ１０、ＩＣ１２内部の下アーム側ＩＧＢＴ
駆動回路６−１〜６−３および過電流保護回路９−１〜
９−３に接続されると共に、レベルシフト回路８を介し
て上アーム側■ＧＢＴ駆動回路７−１〜７−３に接続さ
れる。また、整流回路１３の高電位側に、上アーム側Ｉ
ＧＢＴ駆動用電源としての直流電圧源３が接続され、直
流電圧源３の高電位側が上アーム側ＩＧＢＴ駆動回路７
−１〜７−３に接続されている。
第２図は第１図に示すモノリシックインバータＩＣＩ
２の断面の一部であり、ＩＧＢＴ４−４および４−５の
接続関係を示したものである。
２の断面の一部であり、ＩＧＢＴ４−４および４−５の
接続関係を示したものである。
このＩＣ１２は、誘電体分離方式を採用して構成されて
おり、ＩＧＢＴ４−４及び４−５は、それぞれ台形状の
Ｓ ｉ Ｏ，酸化膜１４によって囲まれた内部に、かつ
、ポリシリコンの支持台１５の上に形成されている。こ
のため、ＩＧＢＴ４−４及び４−５は、他の要素素子と
は完全に電気的に絶縁して形成される。図示のＩＧＢＴ
４−４及び４−５は、電流が横方向に流れる横型構造に
形成されており、コレクタ電極１６が共通であるが、他
の２つの電極が電気的に絶縁されており、それぞれエミ
ッタ電極１７−１．１７−２、ゲート電極１８−１．１
８−２に分かれている。
おり、ＩＧＢＴ４−４及び４−５は、それぞれ台形状の
Ｓ ｉ Ｏ，酸化膜１４によって囲まれた内部に、かつ
、ポリシリコンの支持台１５の上に形成されている。こ
のため、ＩＧＢＴ４−４及び４−５は、他の要素素子と
は完全に電気的に絶縁して形成される。図示のＩＧＢＴ
４−４及び４−５は、電流が横方向に流れる横型構造に
形成されており、コレクタ電極１６が共通であるが、他
の２つの電極が電気的に絶縁されており、それぞれエミ
ッタ電極１７−１．１７−２、ゲート電極１８−１．１
８−２に分かれている。
次に、前述のように構成される本発明の第１の実施例の
動作を説明する。
動作を説明する。
制御回路１１のオンオフ信号は、ＩＣ１２内部の下アー
ム側ＩＧＢＴ駆動回路６−１〜６−３の他、レベルシフ
ト回路８を介して上アーム側ＩＧＢＴ駆動回路７−１〜
７−３に伝達され、この信号にしたがってＩＧＢＴ４−
１〜４−６がオンオフ制御される。この結果、モータｌ
○は回転し、モータの位置が制御回路１１に送信され、
二のモータの位置情報に従って、インバータ回路のオン
オフ制御が行われる。
ム側ＩＧＢＴ駆動回路６−１〜６−３の他、レベルシフ
ト回路８を介して上アーム側ＩＧＢＴ駆動回路７−１〜
７−３に伝達され、この信号にしたがってＩＧＢＴ４−
１〜４−６がオンオフ制御される。この結果、モータｌ
○は回転し、モータの位置が制御回路１１に送信され、
二のモータの位置情報に従って、インバータ回路のオン
オフ制御が行われる。
第１図に示すＩＧＢＴ４−１〜４−６は、そのスイッチ
ング動作によって、相間及びアーム間に大きな電位変動
をもたらすため、素子をそれぞれ絶縁する必要があるが
、本発明の実施例は、誘電体分離方式を用いて、素子間
の分離を行っているので、従来のｐｎ接合分離に比較し
て、前述のような電位変動にともなうノイズ電流の影響
を受けにくく、チップ面積の点でも有利である。
ング動作によって、相間及びアーム間に大きな電位変動
をもたらすため、素子をそれぞれ絶縁する必要があるが
、本発明の実施例は、誘電体分離方式を用いて、素子間
の分離を行っているので、従来のｐｎ接合分離に比較し
て、前述のような電位変動にともなうノイズ電流の影響
を受けにくく、チップ面積の点でも有利である。
すなわち、前述した本発明の第１の実施例によれば、小
型、高耐圧でノイズの影響を受けることのない３相ブリ
ツジインバ一タ回路を１チツプに集積化することができ
る。
型、高耐圧でノイズの影響を受けることのない３相ブリ
ツジインバ一タ回路を１チツプに集積化することができ
る。
第３図、第４図は本発明の第２の実施例の回路を示すブ
ロック図である。第３図、第４図において、１９は温度
検出回路、２０は信号処理回路、２１は基準電流設計回
路、２２．２３−１〜２３−３はＦＥＴ、２４−１〜２
４−３．２５−１〜２５−３はバイポーラトランジスタ
、２６はＮＡＮＤ回路であり、他の符号は第１図の場合
と同一である。
ロック図である。第３図、第４図において、１９は温度
検出回路、２０は信号処理回路、２１は基準電流設計回
路、２２．２３−１〜２３−３はＦＥＴ、２４−１〜２
４−３．２５−１〜２５−３はバイポーラトランジスタ
、２６はＮＡＮＤ回路であり、他の符号は第１図の場合
と同一である。
第３図に示す本発明の第２の実施例の回路構成は、基本
的には第１図と同様であり、その構成の説明は省略する
。第３図の回路が第１図と異なる点は温度検出回路１９
が付加されていることである。この温度検出回路１９は
、過電流保護回路９−１〜９−３に接続されている。
的には第１図と同様であり、その構成の説明は省略する
。第３図の回路が第１図と異なる点は温度検出回路１９
が付加されていることである。この温度検出回路１９は
、過電流保護回路９−１〜９−３に接続されている。
第４図は、第３図における過電流保護回路９−１〜９−
３を具体的に表わしている。
３を具体的に表わしている。
二の第４図において、基準電流設定回路２１は、温度検
出回路１９からの検出温度信号を受は取るように該温度
検出回路工９に接続され、その出力がＦＥＴ２２のドレ
イン及びゲートに接続されている。ＦＥＴ２２は、ＦＥ
Ｔ２３−１．ＦＥＴ２３−２及びＦＥＴ２３−３とカレ
ントミラー接続されている。ＦＥＴ２３−１〜２３−３
には、それぞれトランジスタ２４−１〜２４−３が接続
され、さらに、これらのトランジスタが、それぞれト・
ランジスタ２５−１〜２５−３とカレントミラー・接続
されている。
出回路１９からの検出温度信号を受は取るように該温度
検出回路工９に接続され、その出力がＦＥＴ２２のドレ
イン及びゲートに接続されている。ＦＥＴ２２は、ＦＥ
Ｔ２３−１．ＦＥＴ２３−２及びＦＥＴ２３−３とカレ
ントミラー接続されている。ＦＥＴ２３−１〜２３−３
には、それぞれトランジスタ２４−１〜２４−３が接続
され、さらに、これらのトランジスタが、それぞれト・
ランジスタ２５−１〜２５−３とカレントミラー・接続
されている。
また、ＦＥＴ２３−１〜２３−３とトランジスタ２４−
１〜２４−３のそれぞれの接続点は、ＮＡ〜Ｄ回路２６
の入力端子と接続されており、ＮＡＮＤ回路の出力端子
は、信号処理回路２０と接続されている。なお、２７は
、制御回路１１がらの信号入力端子である。
１〜２４−３のそれぞれの接続点は、ＮＡ〜Ｄ回路２６
の入力端子と接続されており、ＮＡＮＤ回路の出力端子
は、信号処理回路２０と接続されている。なお、２７は
、制御回路１１がらの信号入力端子である。
次に、この本発明の第２の実施例の動作を説明する。。
第３図において、温度検出回路１９は、ＩＣＩ２の温度
を検出し、その検出温度情報を過電流保護回路９−１〜
９−３に伝達する。そして、過電流保護回路９−１〜９
−３は、伝達された温度情報に応じて過電流レベルを変
化させる。すなわち、過電流保護回路９−１〜９−３は
、ＩＣＩ ２の温度が低いときの過電流検出レベルに対
し、高温時には過電流検出レベルを引き下げ、低温度の
場合よりも小電流で保護が開始されるように、過電流保
護開始温度が設定されている。これにより、この実施例
は、効率良くインバータを制御することができる。
を検出し、その検出温度情報を過電流保護回路９−１〜
９−３に伝達する。そして、過電流保護回路９−１〜９
−３は、伝達された温度情報に応じて過電流レベルを変
化させる。すなわち、過電流保護回路９−１〜９−３は
、ＩＣＩ ２の温度が低いときの過電流検出レベルに対
し、高温時には過電流検出レベルを引き下げ、低温度の
場合よりも小電流で保護が開始されるように、過電流保
護開始温度が設定されている。これにより、この実施例
は、効率良くインバータを制御することができる。
過電流保護回路９−１〜９−３は、第４図に示すように
、基準電流設定回路２１と、前述したカレントミラー回
路と、ＦＥＴ２３−１〜２３−３及びトランジスタ２４
−１〜２４−３で構成される比較器とにより構成される
。そして、温度検出回路１９により検出された温度情報
は、基準電流設定回路２１に伝達され、温度に応じてそ
の基準電流の値を変化させる。この基準電流値によりＦ
ＥＴ２３−１〜２３−３及びトランジスタ２４−１〜２
４−３で構成される比較器の動作点が変化し、これによ
り、本発明の第２の実施例は、工Ｃ１２が高温度となっ
たとき、小電流で保護を開始することができる。
、基準電流設定回路２１と、前述したカレントミラー回
路と、ＦＥＴ２３−１〜２３−３及びトランジスタ２４
−１〜２４−３で構成される比較器とにより構成される
。そして、温度検出回路１９により検出された温度情報
は、基準電流設定回路２１に伝達され、温度に応じてそ
の基準電流の値を変化させる。この基準電流値によりＦ
ＥＴ２３−１〜２３−３及びトランジスタ２４−１〜２
４−３で構成される比較器の動作点が変化し、これによ
り、本発明の第２の実施例は、工Ｃ１２が高温度となっ
たとき、小電流で保護を開始することができる。
第５図は本発明の第３の実施例を示すブラシレスモータ
の断面図である。第５図において、２８−１．２８−２
は固定子、２９はコイル、３０は永久磁石、３１はシャ
フト、３２は回転子、３３はホール素子、３４はインバ
ータＩＣのパッケージ、３５はシールドケーブル、３６
はプリント基板、３７−１．３７−２は軸受けである。
の断面図である。第５図において、２８−１．２８−２
は固定子、２９はコイル、３０は永久磁石、３１はシャ
フト、３２は回転子、３３はホール素子、３４はインバ
ータＩＣのパッケージ、３５はシールドケーブル、３６
はプリント基板、３７−１．３７−２は軸受けである。
第５図に示すブラシレスモータは、固定子２８−１．２
８−２と回転子３２とにより構成され、固定子２８−２
には、コイル２９が巻かれ、回転子３２にはシャフト３
１と永久磁石３０とが取り付けられ、固定子２８−１及
び２８−２とシャフト３１とは、軸受け３７−１及び３
７−２により回転可能に結合されている。
８−２と回転子３２とにより構成され、固定子２８−２
には、コイル２９が巻かれ、回転子３２にはシャフト３
１と永久磁石３０とが取り付けられ、固定子２８−１及
び２８−２とシャフト３１とは、軸受け３７−１及び３
７−２により回転可能に結合されている。
また、固定子２８−１には、プリント基板３６が取り付
けられ、プリント基板３６には、本発明によるＩＣ１２
と、ホール素子３３が取り付けられる。ＩＣＩ ２は、
放熱フィンを持つパッケージ３４に納められており、固
定子２８−１にねじ止めされる。また、プリント基板３
６には、コイル２９及びシールド線３５が接続される。
けられ、プリント基板３６には、本発明によるＩＣ１２
と、ホール素子３３が取り付けられる。ＩＣＩ ２は、
放熱フィンを持つパッケージ３４に納められており、固
定子２８−１にねじ止めされる。また、プリント基板３
６には、コイル２９及びシールド線３５が接続される。
次に、前述のように構成本発明の第３の実施例の動作を
説明する。
説明する。
図示ブラシレスモータは、シールド線３５を介して、外
部より電源及び制御信号が入力され、また、ホール素子
３３により検出された回転子３２の位置信号が、モータ
外部に出力される。ＩＣＩ２は、この制御信号を受け、
インバータ動作することにより、モータを回転制御する
交流電力を発生させ、ブラシレスモータを可変速制御す
る。
部より電源及び制御信号が入力され、また、ホール素子
３３により検出された回転子３２の位置信号が、モータ
外部に出力される。ＩＣＩ２は、この制御信号を受け、
インバータ動作することにより、モータを回転制御する
交流電力を発生させ、ブラシレスモータを可変速制御す
る。
前述したように、ブラシレスモータは、ＩＣＩ２による
インバータ回路を、モータのケース内部に内蔵すること
ができるため、システムの小型、高性能化に大変好適で
ある。
インバータ回路を、モータのケース内部に内蔵すること
ができるため、システムの小型、高性能化に大変好適で
ある。
第６図は本発明の第４の実施例の回路を示すブロック図
である。第６図において、３８は上アーム側主回路、３
９は抵抗であり、他の符号は第１図〜第４図の場合と同
一である。
である。第６図において、３８は上アーム側主回路、３
９は抵抗であり、他の符号は第１図〜第４図の場合と同
一である。
第６図に示す本発明の第４の実施例、の回路は、第４図
とほぼ同じ構成であり、詳細説明は省略する。第４図の
回路と異なる点は、ＦＥＴ２２のドレインをＩＣＩ ２
の外部に端子４０として取り出し、この端子４０と直流
電圧源２の低電位側端子の間に、抵抗３９を接続したこ
とである。ここで、３８は第４図におけるＩＧＢＴ４−
４〜４−６、ダイオード５−４〜５−６、及び上アーム
側ＩＧＢＴ駆動回路７−１〜７３を含んでいる。
とほぼ同じ構成であり、詳細説明は省略する。第４図の
回路と異なる点は、ＦＥＴ２２のドレインをＩＣＩ ２
の外部に端子４０として取り出し、この端子４０と直流
電圧源２の低電位側端子の間に、抵抗３９を接続したこ
とである。ここで、３８は第４図におけるＩＧＢＴ４−
４〜４−６、ダイオード５−４〜５−６、及び上アーム
側ＩＧＢＴ駆動回路７−１〜７３を含んでいる。
第６図に示す本発明の第４の実施例は、過電流検出回路
が、基本的には第４図により説明した本発明の第２の実
施例と同様に構成されており、基準電流の設定法が異な
るものである。
が、基本的には第４図により説明した本発明の第２の実
施例と同様に構成されており、基準電流の設定法が異な
るものである。
この本発明の第４の実施例は、ＩＣ１２の外部に抵抗３
９を接続し、ＦＥＴ２２に通流する電流を設定する。こ
の設定法を用いると、過電流レベルを外部で任意に変更
できる他、ＩＣ１２の内部と比較して抵抗３９の温度上
昇が小さく、基準電流の温度による変動を小さく押える
ことが可能である。また、この実施例は、１つの抵抗で
３相分の過電流値を同一レベルに設定するでき、省部品
化を図ることができる。
９を接続し、ＦＥＴ２２に通流する電流を設定する。こ
の設定法を用いると、過電流レベルを外部で任意に変更
できる他、ＩＣ１２の内部と比較して抵抗３９の温度上
昇が小さく、基準電流の温度による変動を小さく押える
ことが可能である。また、この実施例は、１つの抵抗で
３相分の過電流値を同一レベルに設定するでき、省部品
化を図ることができる。
第７図は本発明の第５の実施例の回路を示すブロック図
、第８図はその動作を説明する波形図である。第７図に
おいて、４１は過電流検出回路、４２−１〜４２−８は
ＮＯＴ回路、４３は抵抗、４４はコンデンサ、４５−１
〜４５−１０はＮＡＮＤ回路、４６−１〜４６−３はＮ
ＯＲ回路、４７はインバータ下アーム側主回路であり、
他の符号は第１図〜第４図の場合と同一である。
、第８図はその動作を説明する波形図である。第７図に
おいて、４１は過電流検出回路、４２−１〜４２−８は
ＮＯＴ回路、４３は抵抗、４４はコンデンサ、４５−１
〜４５−１０はＮＡＮＤ回路、４６−１〜４６−３はＮ
ＯＲ回路、４７はインバータ下アーム側主回路であり、
他の符号は第１図〜第４図の場合と同一である。
第７図に示す本発明のの第５の実施例による回路は、第
４図あるいは第６図の信号処理回路２０を詳細に示した
図である。この信号処理回路２０は、４つの入力端子４
８−１〜４８−４を持ち、ＮＯＲ回路４６−１〜４６−
３．ＮＡＮＤ回路４５−６〜４５−１０により、入力端
子の４つの信号から６つの信号を生成し、ＮＯＴ回路４
２−３〜４２−８の出力に６つの信号を形成する。
４図あるいは第６図の信号処理回路２０を詳細に示した
図である。この信号処理回路２０は、４つの入力端子４
８−１〜４８−４を持ち、ＮＯＲ回路４６−１〜４６−
３．ＮＡＮＤ回路４５−６〜４５−１０により、入力端
子の４つの信号から６つの信号を生成し、ＮＯＴ回路４
２−３〜４２−８の出力に６つの信号を形成する。
これらの信号のうち、ＮＯＴ回路４２−３．４２−５．
４２−７の出力信号は、レベルシフト回路８に入力され
る。一方、Ｎ ＯＴ回路４２−４゜４２−６．４２−８
の出力信号は、下アーム側ＩＧＢＴ駆動回路に入力され
る。ここで、４７は下アーム側、３８は上アーム側のそ
れぞれＩＧＢＴ、ダイオード及びＩＧＢＴ駆動回路を含
んだ回路である。
４２−７の出力信号は、レベルシフト回路８に入力され
る。一方、Ｎ ＯＴ回路４２−４゜４２−６．４２−８
の出力信号は、下アーム側ＩＧＢＴ駆動回路に入力され
る。ここで、４７は下アーム側、３８は上アーム側のそ
れぞれＩＧＢＴ、ダイオード及びＩＧＢＴ駆動回路を含
んだ回路である。
前記４つの入力信号のうち入力端子４８−１〜４８−３
からの３つの人力信号は、ＮＡＮＤ回路４５−４を介し
てＲＳフリップフロップを構成するＮ Ａ Ｎ Ｄ回路
４５−２及び４５−３の一方のＮＡＮＤ回路４５−３に
入力される。一方、過電流検出回路４１の出力信号は、
ＮＡＮＤ回路２６によって１つの信号に纏められ、その
出力信号は、ＮＡＮＤ回路４５−１に直接入力される信
号と、ＮＯＴ回路４２−１、抵抗４３、・コンデンサ４
４及びＮＯＴ回路４２−２を介してからＮＡＮＤ回路４
５−１に入力される信号とに分かれて、ＮＡＮＤ回路４
５−１に入力される。
からの３つの人力信号は、ＮＡＮＤ回路４５−４を介し
てＲＳフリップフロップを構成するＮ Ａ Ｎ Ｄ回路
４５−２及び４５−３の一方のＮＡＮＤ回路４５−３に
入力される。一方、過電流検出回路４１の出力信号は、
ＮＡＮＤ回路２６によって１つの信号に纏められ、その
出力信号は、ＮＡＮＤ回路４５−１に直接入力される信
号と、ＮＯＴ回路４２−１、抵抗４３、・コンデンサ４
４及びＮＯＴ回路４２−２を介してからＮＡＮＤ回路４
５−１に入力される信号とに分かれて、ＮＡＮＤ回路４
５−１に入力される。
ＮＡＮＤ回路４５−１の出力は、前述のＲＳフリップフ
ロップを構成するＮＡＮＤ回路４５−２に人力され、ま
た、フリップフロップの出力は、ＮＯＲ回路４６−１〜
４６−３に入力されると共に、出力端子４８−５を経て
ＩＣＩ ２の外部に出力される。
ロップを構成するＮＡＮＤ回路４５−２に人力され、ま
た、フリップフロップの出力は、ＮＯＲ回路４６−１〜
４６−３に入力されると共に、出力端子４８−５を経て
ＩＣＩ ２の外部に出力される。
第８図に示す本発明の第５の実施例の動作を説明する信
号波形において、第７図の入力端子４８−１〜４８−４
に入力される波形は、それぞれ第８図にｕ、ｖ、ｗ、Ｐ
ＷＭとして表わされる波形である。また、ＮＯＴ回路４
２−３．４２−５゜４２−７の出力波形は、それぞれ、
第８図のＵ”■“、Ｗ”、ＮＯＴ回路４２−４．４２−
６．４２−８の出力波形は、それぞれＵ−、Ｖ−、Ｗで
ある。
号波形において、第７図の入力端子４８−１〜４８−４
に入力される波形は、それぞれ第８図にｕ、ｖ、ｗ、Ｐ
ＷＭとして表わされる波形である。また、ＮＯＴ回路４
２−３．４２−５゜４２−７の出力波形は、それぞれ、
第８図のＵ”■“、Ｗ”、ＮＯＴ回路４２−４．４２−
６．４２−８の出力波形は、それぞれＵ−、Ｖ−、Ｗで
ある。
次に、前述のような本発明の第５の実施例の動作を説明
する。
する。
入力端子４８−１〜４８−４から入力された４種類の入
力信号ｕ、 ｖ、 ｗ及びＰＷＭは、ＮＯＲ回路４６
−１〜４６−３．ＮＡＮＤ回路４５−５〜４５−１０及
びＮＯＴ回路４２−３〜４２−８により、ｕ’、ｖ”、
ｗ″″、Ｕ−、Ｖ−、Ｗ−の６つの信号波形が形成され
る。
力信号ｕ、 ｖ、 ｗ及びＰＷＭは、ＮＯＲ回路４６
−１〜４６−３．ＮＡＮＤ回路４５−５〜４５−１０及
びＮＯＴ回路４２−３〜４２−８により、ｕ’、ｖ”、
ｗ″″、Ｕ−、Ｖ−、Ｗ−の６つの信号波形が形成され
る。
過電流検出回路４１の出力は、正常時にはＨレベル（高
電位）にあり、ＲＳフリップフロップのＮＡＮＤ回路４
５−２の出力は、Ｌレベル（低電位）となっている。こ
のとき、ＮＯＲ回路４６−１〜４６−３は、ＮＯＴ回路
として機能し、前述の６つの信号が出力され、ＩＣＩ
２は、インバータ動作を行う。
電位）にあり、ＲＳフリップフロップのＮＡＮＤ回路４
５−２の出力は、Ｌレベル（低電位）となっている。こ
のとき、ＮＯＲ回路４６−１〜４６−３は、ＮＯＴ回路
として機能し、前述の６つの信号が出力され、ＩＣＩ
２は、インバータ動作を行う。
ところが、過電流検出回路４１が過電流を検出して動作
すると、ＮＡＮＤ回路２６の出力はＨレベルとなり、フ
リップフロップが反転してＮＡＮＤ回路４５−２の出力
信号がＨレベルになる。このとき、ＮＯＲ回路４６−１
〜４６−３の出力は入力信号ｕ、 ｖ、 ｗの状態にか
かわらず、全てＬレベルとなる。この結果、前述のＮＯ
Ｔ回路４２−３〜４２−８の６つの出力信号は、全てＬ
レベルとなり、ＩＣ１２のインバータ動作が遮断される
ことになる。
すると、ＮＡＮＤ回路２６の出力はＨレベルとなり、フ
リップフロップが反転してＮＡＮＤ回路４５−２の出力
信号がＨレベルになる。このとき、ＮＯＲ回路４６−１
〜４６−３の出力は入力信号ｕ、 ｖ、 ｗの状態にか
かわらず、全てＬレベルとなる。この結果、前述のＮＯ
Ｔ回路４２−３〜４２−８の６つの出力信号は、全てＬ
レベルとなり、ＩＣ１２のインバータ動作が遮断される
ことになる。
前述した本発明の第５の実施例は、遮断状態となったこ
とをＩＣＩ ２の外部に示すために出力端子４８−５が
設けられ、フリップフロップの出力を外部に出力してい
る。
とをＩＣＩ ２の外部に示すために出力端子４８−５が
設けられ、フリップフロップの出力を外部に出力してい
る。
前述した遮断状態を解除するためには、前述の入力端子
４８−１〜４８−３にすべてＨレベルを入力すればよく
、これにより、ＮＡＮＤ回路４５−４の出力がＬレベル
となり、フリップフロップの出力がリセットされ、ＮＡ
ＮＤ回路４５−２の出力信号がＬレベルに戻り、ＩＣ１
２は、動作可能な状態になる。
４８−１〜４８−３にすべてＨレベルを入力すればよく
、これにより、ＮＡＮＤ回路４５−４の出力がＬレベル
となり、フリップフロップの出力がリセットされ、ＮＡ
ＮＤ回路４５−２の出力信号がＬレベルに戻り、ＩＣ１
２は、動作可能な状態になる。
また、本発明の第５の実施例は、過電流検出回路４１の
信号処理段にマスク回路が付加されている。この回路は
次のように動作する。
信号処理段にマスク回路が付加されている。この回路は
次のように動作する。
すなわち、インバータ回路に過電流状態が起こり、前述
したようにＮ Ａ’Ｎ Ｄ回路２６の出力がＬレベルか
らＨレベルに変化したとき、ＮＡＮＤ回路４５−ｌの一
方の入力には、直ちにこのＨレベルになった信号が入力
される。しかしながら、ＮＡＮＤ回路４５−１の他方の
入力には、抵抗４３とコンデンサ４４で構成された時定
数回路があるため、ＮＡＮＤ回路２６の出力がＨレベル
に変化した後、一定時間違れてＨレベルの信号が入力さ
れることになる。
したようにＮ Ａ’Ｎ Ｄ回路２６の出力がＬレベルか
らＨレベルに変化したとき、ＮＡＮＤ回路４５−ｌの一
方の入力には、直ちにこのＨレベルになった信号が入力
される。しかしながら、ＮＡＮＤ回路４５−１の他方の
入力には、抵抗４３とコンデンサ４４で構成された時定
数回路があるため、ＮＡＮＤ回路２６の出力がＨレベル
に変化した後、一定時間違れてＨレベルの信号が入力さ
れることになる。
このため、ＮＡＮＤ回路４５−１の出力は、ＮＡＮＤ回
路２６の出力から一定の時間だけ遅れることになり、Ｎ
Ａ Ｎ Ｄ回路２６の出力がＨレベルになる時間がこ
の遅れ時間よりも短い場合には、ＮＡＮＤ回路４５−１
の出力は変化しない。
路２６の出力から一定の時間だけ遅れることになり、Ｎ
Ａ Ｎ Ｄ回路２６の出力がＨレベルになる時間がこ
の遅れ時間よりも短い場合には、ＮＡＮＤ回路４５−１
の出力は変化しない。
前述した本発明の第５実施例は、４種類の信号を入力し
て３相分６つのＩＧＢＴを駆動する信号を形成すること
ができるので、入力信号線の本数を減らし、信号人力の
ためのフォトカブラ等の外付は部品の数を減らすことが
可能となる。
て３相分６つのＩＧＢＴを駆動する信号を形成すること
ができるので、入力信号線の本数を減らし、信号人力の
ためのフォトカブラ等の外付は部品の数を減らすことが
可能となる。
また、本発明の第５の実施例は、過電流による全アーム
の遮断を、少ない素子数による回路で可能とすることが
でき、さらに、３つの入力信号をすべてＨレベルとする
ことにより、フリップフロップをリセットすることによ
り、インバータ動作遮断後のリセットを行う、リセット
用の端子を省略することが可能となる。
の遮断を、少ない素子数による回路で可能とすることが
でき、さらに、３つの入力信号をすべてＨレベルとする
ことにより、フリップフロップをリセットすることによ
り、インバータ動作遮断後のリセットを行う、リセット
用の端子を省略することが可能となる。
さらに、本発明の第５の実施例は、過電流検出回路のノ
イズ、ダイオードリカバリ時の電流を、過電流と見なさ
ないようにするため、一定時間内の過電流にマスクをか
けているので、誤動作をすることがない。
イズ、ダイオードリカバリ時の電流を、過電流と見なさ
ないようにするため、一定時間内の過電流にマスクをか
けているので、誤動作をすることがない。
また、一般に、スイッチング素子の導通開始時に過大な
電流がながれるが、本発明の第５の実施例によれば、前
述のマスク機能により、スイッチング素子の導通開始後
、所定時間過電流保護手段が動作しないことになり、ス
イッチング素子の導通時の過大な電流で、インバータ回
路の動作を停止させるようなことを防止することができ
る６本発明の第５の実施例は、前述のような効果を有し
、これらの効果は、いずれも該実施例をモノリシックＩ
Ｃ化した場合に特に有効である。
電流がながれるが、本発明の第５の実施例によれば、前
述のマスク機能により、スイッチング素子の導通開始後
、所定時間過電流保護手段が動作しないことになり、ス
イッチング素子の導通時の過大な電流で、インバータ回
路の動作を停止させるようなことを防止することができ
る６本発明の第５の実施例は、前述のような効果を有し
、これらの効果は、いずれも該実施例をモノリシックＩ
Ｃ化した場合に特に有効である。
第９図は本発明の第６の実施例の回路を示すブロック図
である。第９図において、４９は保護回路、５０はリセ
ット回路、５１は信号分配回路であり、他の符号は第７
図の場合と同一である。
である。第９図において、４９は保護回路、５０はリセ
ット回路、５１は信号分配回路であり、他の符号は第７
図の場合と同一である。
第９図に示す本発明の第６の実施例の回路構成は第７図
とほぼ同じであり、その詳細な説明は省略する。
とほぼ同じであり、その詳細な説明は省略する。
第９図において、信号分配回路５１は、第７図の場合と
同様に構成されている。
同様に構成されている。
この第６の実施例において、リセット回路５０は、ＮＡ
ＮＤ回路４５−２．４５−３で構成されるフリップフロ
ップをリセットする回路であり、第７図により説明した
第５の実施例と異なる点は、リセット信号を外部から入
力するのではなく、保護回路４９の状態を観測して、所
定の条件が満たされると自動的にリセット信号を出力す
る点にある。
ＮＤ回路４５−２．４５−３で構成されるフリップフロ
ップをリセットする回路であり、第７図により説明した
第５の実施例と異なる点は、リセット信号を外部から入
力するのではなく、保護回路４９の状態を観測して、所
定の条件が満たされると自動的にリセット信号を出力す
る点にある。
すなわち、リセット回路５０は、電流、電圧、温度等が
正常な状態となり、保護回路４９が異常状態から正常状
態に戻り、あるいは、フリップフロップが反転してから
一定の時間が経過する等の所定の条件が満たされたとき
、ＮＡＮＤ回路４５−３に信号を与え、フリップフロッ
プをリセットして、インバータＩＣＩ ２が動作可能な
状態とする。このため、本発明の第６の実施例は、異常
状態となって、インバータ回路が動作を停止した場合に
も、異常状態が無くなれば、自動的にインバータ回路を
動作させることができる。
正常な状態となり、保護回路４９が異常状態から正常状
態に戻り、あるいは、フリップフロップが反転してから
一定の時間が経過する等の所定の条件が満たされたとき
、ＮＡＮＤ回路４５−３に信号を与え、フリップフロッ
プをリセットして、インバータＩＣＩ ２が動作可能な
状態とする。このため、本発明の第６の実施例は、異常
状態となって、インバータ回路が動作を停止した場合に
も、異常状態が無くなれば、自動的にインバータ回路を
動作させることができる。
前述した本発明の第６の実施例によれば、過電流等によ
り保護回路が動作しても、モータを停止させたくない場
合に、一定時間の経過後または保護回路の回復後、自動
的にインバータ回路を再起動することができる。
り保護回路が動作しても、モータを停止させたくない場
合に、一定時間の経過後または保護回路の回復後、自動
的にインバータ回路を再起動することができる。
［発明の効果コ
以上説明したように本発明によれば、モータ制御用の高
耐圧の３相ブリツジインバ一タ回路を１チツプに集積化
することができ、インバータ回路を安価に、しかも大量
に製造することが可能となる。しかも、商用ＡＣ１００
Ｖを整流した直流電圧を直接入力して動作可能であるた
め、降圧用の変圧器が不要になり、インバータ回路を使
用するシステムの体積を大幅に縮減することが可能とな
る。
耐圧の３相ブリツジインバ一タ回路を１チツプに集積化
することができ、インバータ回路を安価に、しかも大量
に製造することが可能となる。しかも、商用ＡＣ１００
Ｖを整流した直流電圧を直接入力して動作可能であるた
め、降圧用の変圧器が不要になり、インバータ回路を使
用するシステムの体積を大幅に縮減することが可能とな
る。
また、本発明によれば、誘電体分離基板を用いてＩＣ化
したので、従来のｐｎ分離基板に比較してＩＣ内の要素
素子間の絶縁距離を短くすることができ、チップ面積を
小さくすることが可能である。また、この誘電体分離基
板は、要素素子間の相互干渉が極めて小さいため、イン
バータ回路のノイズ等による誤動作に対する耐量を大き
くすることができる。さらに、種々の構造の要素素子を
同一のチップに任意、に作り込むことができ、この結果
、回路設計を容易に短期間に行なうことができる。
したので、従来のｐｎ分離基板に比較してＩＣ内の要素
素子間の絶縁距離を短くすることができ、チップ面積を
小さくすることが可能である。また、この誘電体分離基
板は、要素素子間の相互干渉が極めて小さいため、イン
バータ回路のノイズ等による誤動作に対する耐量を大き
くすることができる。さらに、種々の構造の要素素子を
同一のチップに任意、に作り込むことができ、この結果
、回路設計を容易に短期間に行なうことができる。
また、本発明によれば、モノリシックＩＣ内にインバー
タばかりでなく、過電流検出回路、温度検出回路等の保
護回路が組み込まれているので、出力段スイッチング素
子に過大な電流が通流したとき、あるいはチップの温度
が異常に上昇したとき等、ＩＣ内の異常を検出してから
自己保護動作を行なうまでの遅れ時間を極めて短くする
ことができ、チップの温度を常に検出し、温度に応じて
出力段スイッチング素子に流れる電流の最大値をコント
ロールすることも可能であり、インバータの使い勝手お
よび信頼性の向上を図ることができる。
タばかりでなく、過電流検出回路、温度検出回路等の保
護回路が組み込まれているので、出力段スイッチング素
子に過大な電流が通流したとき、あるいはチップの温度
が異常に上昇したとき等、ＩＣ内の異常を検出してから
自己保護動作を行なうまでの遅れ時間を極めて短くする
ことができ、チップの温度を常に検出し、温度に応じて
出力段スイッチング素子に流れる電流の最大値をコント
ロールすることも可能であり、インバータの使い勝手お
よび信頼性の向上を図ることができる。
第１図、第２図は本発明の第１の実施例のブロック図及
び半導体断面図、第３図、第４図は本発明の第２の実施
例を示すブロック図、第５図は本発明の第３の実施例を
示す構成図、第６図は本発明の第４の実施例を示すブロ
ック図、第７図、第８図は本発明の第５の実施例を示す
ブロック図及びその動作を説明する信号波形図、第９図
は本発明の第６の実施例を示すブロック図である。 １・・・・・・交流電源、２，３・・・・・直流電圧源
、４−１〜４−６・・・・・・スイッチング素子、５−
１〜５−６・・・・・・ダイオード、６−１〜６−３・
・・・・・下アーム側駆動回路、７−１〜７−３・・・
・・上アーム側駆動回路、８・・・・・レベルシフト回
路、９−１〜９−３・・・・過電流保護回路、１０・・
・・・・モータ、１１・・・・・・制御回路、１２・・
・・・・インバータＩＣ１１３・・・・・・整流回路、
１４・・・・・・５ｉｎ２酸化膜、１５・・・・・・支
持台（ポリシリコン）、１９・・温度検出回路、２０・
・・・信号処理回路、２１・・・・・基準電流設計回路
、２２．２３−１〜２３−３・・ＦＥＴ、２４−１〜２
４−３．２５−１〜２５−３・・・バイポーラトランジ
スタ、２６・・・ＮＡＮＤ回路、２７・・・・信号入力
端子、２８−１．２８−２・・・・・・固定子、２９・
・・・・コイル、３０・・・・・・永久磁石、３１・・
・・・・シャフト、３２・・・・・・回転子、３３・・
・・・・ホール素子、３４・・・・・・インバータＩＣ
のパッケージ、３５・・・・・・シールドケーブル、３
６・・・・・・プリント基板、３７−１．３７−２・・
・・・軸受け、３８・・・・・インバータ上アーム側主
回路、３９・・・・・・抵抗、４０・・・・・端子、４
１・・・・・・過電流検出回路、４２−１〜４２−８・
・・ＮＯＴ回路、４３・・・・・・抵抗、４５−１〜４
５−１０・・・ＮＡＮＤ回路、４６−１〜４６−３・・
・・・・ＮＯＲ回路、４７・・・インバータ下アーム側
主回路、４８−１〜４８−５・・・・・・信号入出力端
子、４９・・・保護回路、５０・・・・・・リセット回
路、５１・・・・・・信号分配回路。 邑８図 Ｗ−
び半導体断面図、第３図、第４図は本発明の第２の実施
例を示すブロック図、第５図は本発明の第３の実施例を
示す構成図、第６図は本発明の第４の実施例を示すブロ
ック図、第７図、第８図は本発明の第５の実施例を示す
ブロック図及びその動作を説明する信号波形図、第９図
は本発明の第６の実施例を示すブロック図である。 １・・・・・・交流電源、２，３・・・・・直流電圧源
、４−１〜４−６・・・・・・スイッチング素子、５−
１〜５−６・・・・・・ダイオード、６−１〜６−３・
・・・・・下アーム側駆動回路、７−１〜７−３・・・
・・上アーム側駆動回路、８・・・・・レベルシフト回
路、９−１〜９−３・・・・過電流保護回路、１０・・
・・・・モータ、１１・・・・・・制御回路、１２・・
・・・・インバータＩＣ１１３・・・・・・整流回路、
１４・・・・・・５ｉｎ２酸化膜、１５・・・・・・支
持台（ポリシリコン）、１９・・温度検出回路、２０・
・・・信号処理回路、２１・・・・・基準電流設計回路
、２２．２３−１〜２３−３・・ＦＥＴ、２４−１〜２
４−３．２５−１〜２５−３・・・バイポーラトランジ
スタ、２６・・・ＮＡＮＤ回路、２７・・・・信号入力
端子、２８−１．２８−２・・・・・・固定子、２９・
・・・・コイル、３０・・・・・・永久磁石、３１・・
・・・・シャフト、３２・・・・・・回転子、３３・・
・・・・ホール素子、３４・・・・・・インバータＩＣ
のパッケージ、３５・・・・・・シールドケーブル、３
６・・・・・・プリント基板、３７−１．３７−２・・
・・・軸受け、３８・・・・・インバータ上アーム側主
回路、３９・・・・・・抵抗、４０・・・・・端子、４
１・・・・・・過電流検出回路、４２−１〜４２−８・
・・ＮＯＴ回路、４３・・・・・・抵抗、４５−１〜４
５−１０・・・ＮＡＮＤ回路、４６−１〜４６−３・・
・・・・ＮＯＲ回路、４７・・・インバータ下アーム側
主回路、４８−１〜４８−５・・・・・・信号入出力端
子、４９・・・保護回路、５０・・・・・・リセット回
路、５１・・・・・・信号分配回路。 邑８図 Ｗ−
Claims (1)
- 【特許請求の範囲】 １、直流電源から電力の供給を受け、直流を交流に変換
する三相ブリッジインバータ回路において、前記インバ
ータを構成する６個のスイッチング素子と、６個のダイ
オードと、前記各相のスイッチング素子の導通、遮断状
態を制御する駆動回路と、前記直流電源の低電位側の電
極を規準とした信号を前記スイッチング素子のうち高電
位側のスイッチング素子の主電極の一方を基準とする信
号に変換するレベルシフト手段と、前記スイッチング素
子の状態を検出する手段とを備え、これら全てを一括し
てモノリシックＩＣとしたことを特徴とするインバータ
回路。 ２、前記直流電源の電圧が１００Ｖ以上であり、少なく
とも前記６個のスイッチング素子のそれぞれは、誘電体
により絶縁分離された半導体領域内に形成され、お互い
に他のスイッチング素子と絶縁分離されていることを特
徴とする特許請求の範囲第１項記載のインバータ回路。 ３、インバータ回路の温度を検出する手段をさらに備え
ることを特徴とする特許請求の範囲第１項または第２項
記載のインバータ回路。 ４、前記スイッチング素子の状態を検出する手段は、前
述スイッチング素子のうち、少なくとも低電位側の３個
のスイッチング素子に通流する電流を検出するものであ
ることを特徴とする特許請求の範囲第１項、第２項また
は第３項記載のインバータ回路。 ５、前記低電位側の３個のスイッチング素子のうちの少
なくとも１個のスイッチング素子に通流する電流が所定
の値よりも大きくなった場合、モノリシックＩＣの外部
に信号を出力すると共に、前記６個のスイッチング素子
のうち、低電位側の３個または高電位側の３個、あるい
は、全てのスイッチング素子を遮断状態にする過電流保
護手段を備えることを特徴とする特許請求の範囲第４項
記載のインバータ回路。 ６、前記温度検出手段により検出される温度に応じて、
前記過電流保護機能が動作を開始する前記所定の電流値
の設定レベルが変化することを特徴とする特許請求の範
囲第５項記載のインバータ回路。 ７、前記スイッチング素子が遮断状態となった場合、所
定時間の経過後、自動的に前記遮断状態を解除する機能
を備えることを特徴とする特許請求の範囲第５項または
第６項記載のインバータ回路。 ８、前記過電流保護機能が動作を開始する前記所定の電
流値の設定レベルを、インバータ回路の外部で任意に設
定することができることを特徴とする特許請求の範囲第
５項、第６項または第７項記載のインバータ回路。 ９、少なくとも４種類の信号を入力する端子と、前記６
個のスイッチング素子の導通、遮断状態を制御する信号
を、前記４種類の信号から形成する論理回路とを備える
ことを特徴とする特許請求の範囲第１項ないし第８項の
うち１項記載のインバータ回路。 １０、前記スイッチング素子はＩＧＢＴ（Ｉｎｓｕｌａ
ｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）
であることを特徴とする特許請求の範囲第１項ないし第
９項のうち１項記載のインバータ回路。 １１、前記６個のスイッチング素子のうち前記低電位側
の３個のスイッチング素子をＰＷＭ（パルス幅変調方式
）によって制御することを特徴とする特許請求の範囲第
１項ないし第１０項のうち１項記載のインバータ回路。 １２、前記６個のスイッチング素子のうち高電位側の３
個のスイッチング素子は、負荷となるモータの回転周波
数に同期した周波数でスイッチングされることを特徴と
する特許請求の範囲第１１項記載のインバータ回路。 １３、前記低電位側のスイッチング素子の導通開始時刻
から所定の時間だけ前記過電流検出手段の動作を停止さ
せることを特徴とする特許請求の範囲第５項ないし第１
２項のうち１項記載のインバータ回路。 １４、直流電源から電力の供給を受けるモータにおいて
、前記モータの内部に、１チップに集積された３相ブリ
ッジインバータを備え、前記３相ブリッジインバータに
より、前記モータの回転数が制御されることを特徴とす
るモータ。 １５、前記３相ブリッジインバータが、前記特許請求の
範囲第１項ないし第１３項のうち１項記載のインバータ
回路であることを特徴とする特許請求の範囲第１４項記
載のモータ。 １６、直流電源から電力の供給を受け、モータを駆動す
るモノリシックＩＣ（集積回路）において、前記直流電
源を接続する少なくとも２本の端子と、前記モータを制
御する信号を入力する少なくとも４本の入力端子と、前
記モータと接続する３本の出力端子と、該モノリシック
ＩＣ内部の状態を示す信号を出力する端子とを備えるこ
とを特徴とするモノリシックＩＣ。
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| JP2068261A JP2812528B2 (ja) | 1990-03-20 | 1990-03-20 | インバータ回路 |
| US07/672,410 US5280228A (en) | 1990-03-20 | 1991-03-20 | Inverter circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068261A JP2812528B2 (ja) | 1990-03-20 | 1990-03-20 | インバータ回路 |
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| JP2812528B2 JP2812528B2 (ja) | 1998-10-22 |
Family
ID=13368636
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068261A Expired - Lifetime JP2812528B2 (ja) | 1990-03-20 | 1990-03-20 | インバータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5280228A (ja) |
| JP (1) | JP2812528B2 (ja) |
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