JPH03271721A - アクティブマトリックス - Google Patents
アクティブマトリックスInfo
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- JPH03271721A JPH03271721A JP2072700A JP7270090A JPH03271721A JP H03271721 A JPH03271721 A JP H03271721A JP 2072700 A JP2072700 A JP 2072700A JP 7270090 A JP7270090 A JP 7270090A JP H03271721 A JPH03271721 A JP H03271721A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- correction
- source
- electrode
- lines
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- Granted
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
：産業上の利用分野］
本発明は薄膜トランジスタを使用した液晶デイスプレィ
（ＬＣＤ）、エレクトロルミネッセンス（ＥＬ）デイス
プレィ等のアクティブマトリックス回路とその製造方法
に関する。
（ＬＣＤ）、エレクトロルミネッセンス（ＥＬ）デイス
プレィ等のアクティブマトリックス回路とその製造方法
に関する。
：従来の技術］
第４図（Ａ）、（Ｂ）に従来技術による薄膜トランジス
タの楕遣例を示す、この４１！りランジスタは第３図に
示すようなアクティブマトリックス回路等で用いられる
。
タの楕遣例を示す、この４１！りランジスタは第３図に
示すようなアクティブマトリックス回路等で用いられる
。
第３図はアクティブマトリックス基板の平面構遣を概略
的に示す、基板上、横方向にゲートラインＧ１、Ｇ２、
Ｇ３、・・・が走り、これらのゲートラインと交差する
ように縦方向にソースラインＳ１ ＋ Ｓ２ 、 Ｓ３
＋・・・が走って、交点でマトリックスを構成してい
る。各交点に対応してドレインパッドＤ１１、ＤＩ２、
・・・Ｄ２１、Ｄ２２、・・・Ｄ３１、Ｄ３２、・・・
が配置されている。これらのトレインパッドが例えば液
晶セルの駆動電極を形成する。各ドレインパッドと対応
するソースラインＳｉ （ｉ＝１゜２．３・・・）ゲー
トラインＧｊ （ｊ＝１．２．３・・・）との間に絶縁
ゲート電界効果トランジスタＴｉｊが配置されて、ゲー
トラインＧｊの信号に従ってソースラインＳｉの電圧を
トレインパッドＤｉｊに印加する。
的に示す、基板上、横方向にゲートラインＧ１、Ｇ２、
Ｇ３、・・・が走り、これらのゲートラインと交差する
ように縦方向にソースラインＳ１ ＋ Ｓ２ 、 Ｓ３
＋・・・が走って、交点でマトリックスを構成してい
る。各交点に対応してドレインパッドＤ１１、ＤＩ２、
・・・Ｄ２１、Ｄ２２、・・・Ｄ３１、Ｄ３２、・・・
が配置されている。これらのトレインパッドが例えば液
晶セルの駆動電極を形成する。各ドレインパッドと対応
するソースラインＳｉ （ｉ＝１゜２．３・・・）ゲー
トラインＧｊ （ｊ＝１．２．３・・・）との間に絶縁
ゲート電界効果トランジスタＴｉｊが配置されて、ゲー
トラインＧｊの信号に従ってソースラインＳｉの電圧を
トレインパッドＤｉｊに印加する。
これらの絶縁ゲート電界効果トランジスタＴ１１゜Ｔ１
２、・・・Ｔ２１、Ｔ２２・・・Ｔ３１、Ｔ３２・・・
は、第４図（Ａ）、（Ｂ）に示すようなアモルファスシ
リコンまたはポリシリコンを用いた薄膜トランジスタで
形成される。
２、・・・Ｔ２１、Ｔ２２・・・Ｔ３１、Ｔ３２・・・
は、第４図（Ａ）、（Ｂ）に示すようなアモルファスシ
リコンまたはポリシリコンを用いた薄膜トランジスタで
形成される。
第４図（Ａ）は、第３図のトランジスタＴＩ２の部分を
拡大して示す平面図であり、第４図（Ｂ）は、第４図（
Ａ＞の線ＩＶＢ−ＩＶＢに沿う断面図である。
拡大して示す平面図であり、第４図（Ｂ）は、第４図（
Ａ＞の線ＩＶＢ−ＩＶＢに沿う断面図である。
第４図（Ｂ）を参照して、従来技術による薄膜トランジ
スタの製造方法を説明する。
スタの製造方法を説明する。
カラス基板１上に導＠ ＩＩＩを形成し、ゲート電極３
をパターニングし、さらに上側ゲート電ｔｌｌｉｉ４を
パターニングする。その上にＳｉＯ２等の絶縁膜５、水
素を添加したアモルファス５ｉ（ａ−３ｉ；Ｈ）膜６、
多量に不純物を添加したｎ中型ａ−３ｉ：Ｈ膜７をプラ
ズマＣＶＤ法で連続堆積し、アイランド状にパターニン
グする。さらに、電極金属層を形成し、ソース／ドレイ
ン電極８ａ、８ｂをパターニングする。
をパターニングし、さらに上側ゲート電ｔｌｌｉｉ４を
パターニングする。その上にＳｉＯ２等の絶縁膜５、水
素を添加したアモルファス５ｉ（ａ−３ｉ；Ｈ）膜６、
多量に不純物を添加したｎ中型ａ−３ｉ：Ｈ膜７をプラ
ズマＣＶＤ法で連続堆積し、アイランド状にパターニン
グする。さらに、電極金属層を形成し、ソース／ドレイ
ン電極８ａ、８ｂをパターニングする。
透明尋電膜を形成し、トレインパッド２をパターニング
する。Ａ後にチャネル部上のｎ中型ａ−３ｉ：Ｈ１ｉ７
をエツチングし、下のａ−３ｔ：Ｈｌ１１６のみを残し
、ゲート電極３．４で制御されるチャネルを形成する。
する。Ａ後にチャネル部上のｎ中型ａ−３ｉ：Ｈ１ｉ７
をエツチングし、下のａ−３ｔ：Ｈｌ１１６のみを残し
、ゲート電極３．４で制御されるチャネルを形成する。
′Ｌ発明か解決しようとする課題ま
たたし、このような薄膜トランジスタを用いてアクティ
ブマトリックスを構成した場合に、以下のような課題か
生じる。
ブマトリックスを構成した場合に、以下のような課題か
生じる。
薄膜トランジスタの製造の際、ゲートラインＧ１が断線
すると、断線部以降のゲートラインにゲート信号か伝わ
らす、ライン欠陥となる。また、ゲートラインＧ１とソ
ースラインＳ２とかその交差部で短縮しても、やはりラ
イン欠陥を生ずる。
すると、断線部以降のゲートラインにゲート信号か伝わ
らす、ライン欠陥となる。また、ゲートラインＧ１とソ
ースラインＳ２とかその交差部で短縮しても、やはりラ
イン欠陥を生ずる。
さらに、ソースラインが断線するとそのソースラインに
係わる垂直方向のライン欠陥か生じる。
係わる垂直方向のライン欠陥か生じる。
本発明の目的は、ゲートラインやソースラインの断線や
ソースラインとゲートライン間の短絡か発生しても、ラ
イン欠陥とならない薄膜トランジスタのアクティブマト
リックス回路とその製造方法を提供することである。
ソースラインとゲートライン間の短絡か発生しても、ラ
イン欠陥とならない薄膜トランジスタのアクティブマト
リックス回路とその製造方法を提供することである。
［課題を解決するための手段］
第１図で、本発明の詳細な説明する。第１図に本発明の
アクティブマトリックスの一部における等価回路概念図
を示す、第１図においては、Ｇ１０〜Ｇ１２はそれぞれ
ゲートライン、Ｓ１０． Ｓ１１はそれぞれソースライ
ン、Ｔｉ 、Ｔ２ 、Ｔ３はそれぞれ絶縁ゲート電界効
果トランジスタ、Ｄ１〜Ｄ６はそれぞれ液晶素子あるい
はＥＬ素子を駆動する透明電極であるドレインパッド、
４０．５０はゲートラインＧＩＯから分岐する補正電極
、６０．７０はその下のゲートラインＧｉ１から分岐す
る補正電極、８２はゲートラインＧｉｌから分岐しソー
スラインＳ１０に沿って配置された補正電極、９２はゲ
ートラインＧ１１から分岐しソースラインＳｉ１に冶っ
て配置された補正電極、８０は補正電極４０から分岐し
ソースラインＳ１０に沿って配置された補正電極、９０
は補正電極５０から分岐しソースラインＳ１１に沿って
配置された補正電極、８１は補正電極６０から分岐しソ
ースラインＳ１０に沿って配置された補正電極、９１は
補正電極７０から分岐しソースライン５１１に沿って配
置された補正＠、極である。すべての補正電極はゲート
ラインＧ１０、 Ｇ１１、・・・の形成時に同時に形成
される。
アクティブマトリックスの一部における等価回路概念図
を示す、第１図においては、Ｇ１０〜Ｇ１２はそれぞれ
ゲートライン、Ｓ１０． Ｓ１１はそれぞれソースライ
ン、Ｔｉ 、Ｔ２ 、Ｔ３はそれぞれ絶縁ゲート電界効
果トランジスタ、Ｄ１〜Ｄ６はそれぞれ液晶素子あるい
はＥＬ素子を駆動する透明電極であるドレインパッド、
４０．５０はゲートラインＧＩＯから分岐する補正電極
、６０．７０はその下のゲートラインＧｉ１から分岐す
る補正電極、８２はゲートラインＧｉｌから分岐しソー
スラインＳ１０に沿って配置された補正電極、９２はゲ
ートラインＧ１１から分岐しソースラインＳｉ１に冶っ
て配置された補正電極、８０は補正電極４０から分岐し
ソースラインＳ１０に沿って配置された補正電極、９０
は補正電極５０から分岐しソースラインＳ１１に沿って
配置された補正電極、８１は補正電極６０から分岐しソ
ースラインＳ１０に沿って配置された補正電極、９１は
補正電極７０から分岐しソースライン５１１に沿って配
置された補正＠、極である。すべての補正電極はゲート
ラインＧ１０、 Ｇ１１、・・・の形成時に同時に形成
される。
ゲートラインＧ１０から分岐する補正電極４０は、ゲー
トラインＧ１１で駆動される相隣り合うドレインパッド
Ｄ１とＤ２にスイッチ４１と４２を介して接続する。補
正ｔ＆５０もゲートラインＧ１１で駆動される隣り合う
ドレインパッドＤ２とＤ３にスイッチ５１と５２を介し
て接続する。
トラインＧ１１で駆動される相隣り合うドレインパッド
Ｄ１とＤ２にスイッチ４１と４２を介して接続する。補
正ｔ＆５０もゲートラインＧ１１で駆動される隣り合う
ドレインパッドＤ２とＤ３にスイッチ５１と５２を介し
て接続する。
ゲートラインＧ１１から分岐する補正を極６０は、ゲー
トラインＧ１２で駆動される相隣り合うドレインパッド
Ｄ４とＤ５にスイッチ６１と６２を介して接続する。補
正を極７０もゲートラインＧ１２で駆動される隣り合う
ドレインパッドＤ５とＤ６にスイッチ７１と７２を介し
て接続する。
トラインＧ１２で駆動される相隣り合うドレインパッド
Ｄ４とＤ５にスイッチ６１と６２を介して接続する。補
正を極７０もゲートラインＧ１２で駆動される隣り合う
ドレインパッドＤ５とＤ６にスイッチ７１と７２を介し
て接続する。
すなわち、第１図に示す等価回路のように、補正ライン
を追加して各トレインパッドがゲートラインＧ１０（他
のゲートラインについても同様）のバイパス通路となり
得るように、また各ソースラインに沿う補正電極がソー
スラインのバイパスを構成できるように薄膜トランジス
タのアクティブマトリックスを形成する。
を追加して各トレインパッドがゲートラインＧ１０（他
のゲートラインについても同様）のバイパス通路となり
得るように、また各ソースラインに沿う補正電極がソー
スラインのバイパスを構成できるように薄膜トランジス
タのアクティブマトリックスを形成する。
：作用］
ここで、製造時にゲートラインＧ１０の■の箇所か断線
していた場合、スイッチ６２とスイッチ７１を閉じれば
ゲート信号は補正電極６０−スイッチ６２−ドレインパ
ッドＤ５−スイッチ７１−補正量［７０のバイパス通路
で伝達される。従って、ドレインパッドＤ５のみ点欠陥
となるが、ライン欠陥は防止できる。
していた場合、スイッチ６２とスイッチ７１を閉じれば
ゲート信号は補正電極６０−スイッチ６２−ドレインパ
ッドＤ５−スイッチ７１−補正量［７０のバイパス通路
で伝達される。従って、ドレインパッドＤ５のみ点欠陥
となるが、ライン欠陥は防止できる。
実際の薄膜トランジスタでは、これらスイッチ４１．４
２．５１．５２．６１．６２．７１．７２は全てゲート
ラインＧＩＯ１Ｇｌｌにつながる電極とドレインパッド
につながるｔ′！ｆｌとかゲート絶縁膜を介して対向し
てオープン状態となっている構造で構成される。これら
スイッチ４１．４２．５１．５２等を閉じるためにはゲ
ート絶縁膜をレーザビーム等の高密度エネルギービーム
で照射破壊して対向する電極同志を短絡する方法をとる
。
２．５１．５２．６１．６２．７１．７２は全てゲート
ラインＧＩＯ１Ｇｌｌにつながる電極とドレインパッド
につながるｔ′！ｆｌとかゲート絶縁膜を介して対向し
てオープン状態となっている構造で構成される。これら
スイッチ４１．４２．５１．５２等を閉じるためにはゲ
ート絶縁膜をレーザビーム等の高密度エネルギービーム
で照射破壊して対向する電極同志を短絡する方法をとる
。
一方、ゲートラインとソースラインの交差点例えぽ、Ｇ
１１とＳ１１の交差点０が製造時に短絡していた場合、
ゲートラインＧ１１の交差部０の両側の部分０、■をレ
ーザビーム等の照射で断線させ、さらにスイッチ６２と
７１を同様に、レーザビーム等で絶縁膜を破壊して閉じ
ればゲート信号は補正ｔ＆６０−スイッチ６２−ドレイ
ンパッドＤ５−スイッチ７１−補正ｔ 極７０のバイパ
ス通路で伝達される。
１１とＳ１１の交差点０が製造時に短絡していた場合、
ゲートラインＧ１１の交差部０の両側の部分０、■をレ
ーザビーム等の照射で断線させ、さらにスイッチ６２と
７１を同様に、レーザビーム等で絶縁膜を破壊して閉じ
ればゲート信号は補正ｔ＆６０−スイッチ６２−ドレイ
ンパッドＤ５−スイッチ７１−補正ｔ 極７０のバイパ
ス通路で伝達される。
さらに、ソースラインＳ１１が［Ｆ］の部分で断線して
いた場合、断線部Ｏの前後の［Ｆ］と０の部分にレーザ
ビーム等を照射して絶縁膜を破壊し、ソースラインＳ１
１と補正量［！９２とを短絡させて断線部Ｏのバイパス
を作る。そのままではソース・ゲート短絡となるので、
ゲートラインＧ１１のソースラインＳ１１との交点０の
左右０．０をレーザビーム等で断線させ、スイッチ６２
．７１をレーザビームでドレインパッドＤ５と短絡させ
る。こうしてＤ５は点欠陥となるが、ソースラインの断
線によるライン欠陥は防止できる。
いた場合、断線部Ｏの前後の［Ｆ］と０の部分にレーザ
ビーム等を照射して絶縁膜を破壊し、ソースラインＳ１
１と補正量［！９２とを短絡させて断線部Ｏのバイパス
を作る。そのままではソース・ゲート短絡となるので、
ゲートラインＧ１１のソースラインＳ１１との交点０の
左右０．０をレーザビーム等で断線させ、スイッチ６２
．７１をレーザビームでドレインパッドＤ５と短絡させ
る。こうしてＤ５は点欠陥となるが、ソースラインの断
線によるライン欠陥は防止できる。
また補正ｔ電極７０とソースラインＳ１１の交差点■か
製造時に短絡していた場合、補正を極７０の０部をレー
ザ等で切断すれば欠陥は発生しない。
製造時に短絡していた場合、補正を極７０の０部をレー
ザ等で切断すれば欠陥は発生しない。
こ実施例コ
第２図（Ａ＞、（Ｂ）、（Ｃ）に、本発明による薄膜ト
ランジスタのアクティブマトリックスの一実施例の平面
構造、ゲートラインと補正電極のパターン、ならびに薄
膜トランジスタと補正電極の断面構造を示す、なお、参
照番号は、第１図の等価回路概念図と同等の機能の部分
については同一番号を付与した。
ランジスタのアクティブマトリックスの一実施例の平面
構造、ゲートラインと補正電極のパターン、ならびに薄
膜トランジスタと補正電極の断面構造を示す、なお、参
照番号は、第１図の等価回路概念図と同等の機能の部分
については同一番号を付与した。
第２図（Ｂ）は基板上のゲートラインのパターンを示す
０図示のように１本のゲートラインＧ１１に補正電極６
０．７０．８１．８２．９１．９２・・・を加えパター
ニングしている。すべてのゲートラインに同様の補正電
極を分岐して形成する。
０図示のように１本のゲートラインＧ１１に補正電極６
０．７０．８１．８２．９１．９２・・・を加えパター
ニングしている。すべてのゲートラインに同様の補正電
極を分岐して形成する。
このゲートラインのパターン上に第２図（Ｃ）に示すよ
うにゲート絶縁ＩＩ！１１５、半導体膜１１６を堆積し
、トランジスタのチャネル部、ソース・ゲート交差部、
ソース・補正電極交差部に第２図（Ａ）に示すようにア
イランド状に半導体１１１１０１．１０２．１０３．１
０４をパターニングする。この際、ゲート絶縁膜は全面
に残す、そして、ソースラインＳ１０、Ｓ１１・・・と
トレイン電極りと、。
うにゲート絶縁ＩＩ！１１５、半導体膜１１６を堆積し
、トランジスタのチャネル部、ソース・ゲート交差部、
ソース・補正電極交差部に第２図（Ａ）に示すようにア
イランド状に半導体１１１１０１．１０２．１０３．１
０４をパターニングする。この際、ゲート絶縁膜は全面
に残す、そして、ソースラインＳ１０、Ｓ１１・・・と
トレイン電極りと、。
ドレインパッドＤ１、Ｄ２、Ｄ３・・・を形成する。
第１図に示す補正＠ ’ｊｌｉｉｉ ４０は、その４２
と４１の部分でドレインパッドＤ２ 、ＤＩとゲート絶
縁膜を介して対向するように配置される。同様に、補正
を極５０は、その５２と５１の部分でドレインパッドＤ
３ 、Ｄ２とゲート絶縁膜を介して対向するように配置
される。第２図（Ａ＞において、補正電極６０は、その
６２と６１の部分でドレインパッドＤ５、Ｄ４とゲート
絶縁膜を介して対向するように配置される。同様に、補
正電極７０は、その７２と７１の部分でドレインパッド
Ｄ６、Ｄ５とゲート絶縁膜を介して対向するように配置
される。従って薄膜トランジスタの製造時は補正電極４
０．５０．６０．７０はドレインパッドＤ１、Ｄ２、Ｄ
３、Ｄ４、Ｄ５、Ｄ６とは絶縁されている。すなわち、
第１図の概念回路図のスイッチ４１．４２．５１．５２
．６１．６２．７１．７２がそれぞれオープン状態であ
るのと等価である。
と４１の部分でドレインパッドＤ２ 、ＤＩとゲート絶
縁膜を介して対向するように配置される。同様に、補正
を極５０は、その５２と５１の部分でドレインパッドＤ
３ 、Ｄ２とゲート絶縁膜を介して対向するように配置
される。第２図（Ａ＞において、補正電極６０は、その
６２と６１の部分でドレインパッドＤ５、Ｄ４とゲート
絶縁膜を介して対向するように配置される。同様に、補
正電極７０は、その７２と７１の部分でドレインパッド
Ｄ６、Ｄ５とゲート絶縁膜を介して対向するように配置
される。従って薄膜トランジスタの製造時は補正電極４
０．５０．６０．７０はドレインパッドＤ１、Ｄ２、Ｄ
３、Ｄ４、Ｄ５、Ｄ６とは絶縁されている。すなわち、
第１図の概念回路図のスイッチ４１．４２．５１．５２
．６１．６２．７１．７２がそれぞれオープン状態であ
るのと等価である。
また、補正を極４０．５０からは補正を極８０゜９０か
それぞれ分岐して形成され、ゲートラインＧ Ｉ Ｈ：
ハ、補正ｔｆ！８２．９２が補正電極６０゜７０には
補正を極８１．９１かそれぞれ分岐して形成される。こ
れは他のゲート電極でも同様である。この補正電［ｒ８
０．８１．８２．９０．９１゜９２は第２図（Ａ＞で示
すように、ソースラインに平行にかつソースラインとは
絶縁膜を介して形成されている。
それぞれ分岐して形成され、ゲートラインＧ Ｉ Ｈ：
ハ、補正ｔｆ！８２．９２が補正電極６０゜７０には
補正を極８１．９１かそれぞれ分岐して形成される。こ
れは他のゲート電極でも同様である。この補正電［ｒ８
０．８１．８２．９０．９１゜９２は第２図（Ａ＞で示
すように、ソースラインに平行にかつソースラインとは
絶縁膜を介して形成されている。
ここで、製造時にゲートラインＧ１０の■の箇所が断線
していた場合、補正電極６０の６２と補正電１ｉｉ７０
の７１の部分にレーザビームを照射してその部分のゲー
ト絶縁膜を破壊し、補正電極６０とトレインパッドＤ５
とを短絡させ、同時に補正を極７０とドレインパッドＤ
５とを短絡すれば、ドレインパッドＤ５がバイパス通路
となって、ゲート信号は補正ｔ１＃１６０−６２−ドレ
インパッド−Ｄ５−７１−補正ｔ＆７０の通路で伝達さ
れる。
していた場合、補正電極６０の６２と補正電１ｉｉ７０
の７１の部分にレーザビームを照射してその部分のゲー
ト絶縁膜を破壊し、補正電極６０とトレインパッドＤ５
とを短絡させ、同時に補正を極７０とドレインパッドＤ
５とを短絡すれば、ドレインパッドＤ５がバイパス通路
となって、ゲート信号は補正ｔ１＃１６０−６２−ドレ
インパッド−Ｄ５−７１−補正ｔ＆７０の通路で伝達さ
れる。
従って、ドレインパッドＤ５のみ点欠陥となるが、ライ
ン欠陥は防止できる。
ン欠陥は防止できる。
一方、ゲートラインとソースラインの交差点例えば、Ｇ
１１とＳ１１の交差点０が製造時に短絡していた場合、
ゲートラインＧ１１の交差部０の両側の部分Ｏ１０をレ
ーザビーム等の照射で断線させ、さらに補正ｔ＆６０の
６２と補正ｔ Ｎ ７０の７１の部分を同様に、レーザ
ビーム等でゲート絶縁膜を破壊してドレインパッドＤ５
と短絡させれば、ゲート信号は補正電極６０−６２−ド
レインパッドＤ５−７１＝補正を極７０の通路で伝達さ
れる。
１１とＳ１１の交差点０が製造時に短絡していた場合、
ゲートラインＧ１１の交差部０の両側の部分Ｏ１０をレ
ーザビーム等の照射で断線させ、さらに補正ｔ＆６０の
６２と補正ｔ Ｎ ７０の７１の部分を同様に、レーザ
ビーム等でゲート絶縁膜を破壊してドレインパッドＤ５
と短絡させれば、ゲート信号は補正電極６０−６２−ド
レインパッドＤ５−７１＝補正を極７０の通路で伝達さ
れる。
さらに、ソースライン３１１がＯの部分で断線していた
場合、断線部Ｏの前後の［Ｆ］と０の部分にレーザビー
ム等を照射して絶縁膜を破壊し、ソースラインＳ１１と
補正を極９２とを短絡させて断線部■のバイパスを作る
。そのままではソース、ゲート短絡となるので、ゲート
ラインＧ１１のソースラインＳ１１との交点■の左右０
．０をレーザビーム等を照射して断線させ、がっ６２．
７１の部分にレーザビーム等を照射して短絡させる。こ
うしてＤ５は点欠陥となるがソースラインの断線による
ライン欠陥は防止できる。
場合、断線部Ｏの前後の［Ｆ］と０の部分にレーザビー
ム等を照射して絶縁膜を破壊し、ソースラインＳ１１と
補正を極９２とを短絡させて断線部■のバイパスを作る
。そのままではソース、ゲート短絡となるので、ゲート
ラインＧ１１のソースラインＳ１１との交点■の左右０
．０をレーザビーム等を照射して断線させ、がっ６２．
７１の部分にレーザビーム等を照射して短絡させる。こ
うしてＤ５は点欠陥となるがソースラインの断線による
ライン欠陥は防止できる。
また補正を極７０とソースラインＳ１１の交差点■か製
造時に短絡していた場合、補正電極７０の■部をレーザ
ビーム等で切断すれば欠陥は発生しない。
造時に短絡していた場合、補正電極７０の■部をレーザ
ビーム等で切断すれば欠陥は発生しない。
次に、第２図（Ａ＞のＪ ＩＣ−Ｉ ＩＣにおける断面
図である第２図（Ｃ）を参照して、本発明の実施例の薄
膜トランジスタの製造方法を説明する。
図である第２図（Ｃ）を参照して、本発明の実施例の薄
膜トランジスタの製造方法を説明する。
カラス基板１１１上に樽電膜を形成し、補正を極６０他
およびゲートを極１１２ （Ｇ１１）をバターニングす
る。その上に５ｉＮ−５ｉ０２等の絶縁Ｗｉ１１５、水
素を添加したアモルファスＳｉ （ａＳｉ：Ｈ）膜１１
６、多量に不純物を添加したｎ′型ａ−３ｉ：Ｈ膜１１
７をプラズマＣＶＤ法で連続堆積し、トランジスタのチ
ャネル部、ソース・ゲート交差部、ソース・補正電極交
差部にアイランド状に半導体膜をバターニングする。さ
らに、ｔ１＃１金属層を形成し、ソース／ドレインを極
１１８ａ−１１８ｂをバターニングする。この上に重ね
てトレインパッドＤ１、Ｄ２・・・を形成する。
およびゲートを極１１２ （Ｇ１１）をバターニングす
る。その上に５ｉＮ−５ｉ０２等の絶縁Ｗｉ１１５、水
素を添加したアモルファスＳｉ （ａＳｉ：Ｈ）膜１１
６、多量に不純物を添加したｎ′型ａ−３ｉ：Ｈ膜１１
７をプラズマＣＶＤ法で連続堆積し、トランジスタのチ
ャネル部、ソース・ゲート交差部、ソース・補正電極交
差部にアイランド状に半導体膜をバターニングする。さ
らに、ｔ１＃１金属層を形成し、ソース／ドレインを極
１１８ａ−１１８ｂをバターニングする。この上に重ね
てトレインパッドＤ１、Ｄ２・・・を形成する。
最後にチャネル部上のｎ串型ａ−３ｉ：Ｈ膜１１７をエ
ツチングし、下のａ−３ｔ：Ｈ膜１１６のみを残し、ゲ
ート電極１１２で制御されるチャネルを形式する。
ツチングし、下のａ−３ｔ：Ｈ膜１１６のみを残し、ゲ
ート電極１１２で制御されるチャネルを形式する。
以上実施例に沿って本発明を説明したが、本発明はこれ
らに制限されるものではない、たとえば、種々の変更、
改良、組み合わせ等が可能なことは当業者に自明であろ
う。
らに制限されるものではない、たとえば、種々の変更、
改良、組み合わせ等が可能なことは当業者に自明であろ
う。
１発明の効果］
以上説明したように、本発明によれば、ゲートラインや
ソースラインの断線やゲートラインとソースラインの交
差点での短絡等が製造時に発生しても、ゲート補正電極
、トレインパッドによってバイパス回路を構成すること
でライン欠陥を防止することができる。
ソースラインの断線やゲートラインとソースラインの交
差点での短絡等が製造時に発生しても、ゲート補正電極
、トレインパッドによってバイパス回路を構成すること
でライン欠陥を防止することができる。
第１図は、本発明の原理を示す等価回路概念図、第２図
（Ａ）、（Ｂ）、（Ｃ）は、本発明の実施例を示す平面
図と断面図、 第３図は、アクティブマトリックス回路を概念的に示す
図、 第４図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分の平面図とその断面図であ
る。 図において、 Ｔ１〜Ｔ３ Ｄｌ 〜Ｄ６ Ｇ１０、Ｇ１１、・・・ Ｓ１０．Ｓ１１、・・・ ４０、５０、６０゜ ９０．９１．９２ １ ２ ５ ６ ７ ８ａ 絶縁ゲート電界効果 トランジスタ ドレインパッド ゲートライン ソースライン ゲート電極 ７０．８０．８１．８２、 補正を極 基板 ゲート電極 ゲート絶縁膜 半導体膜（チャネル層） 半導体膜（コンタクト層） ソース電極 １８ｂ ドレイン電極 以上
（Ａ）、（Ｂ）、（Ｃ）は、本発明の実施例を示す平面
図と断面図、 第３図は、アクティブマトリックス回路を概念的に示す
図、 第４図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分の平面図とその断面図であ
る。 図において、 Ｔ１〜Ｔ３ Ｄｌ 〜Ｄ６ Ｇ１０、Ｇ１１、・・・ Ｓ１０．Ｓ１１、・・・ ４０、５０、６０゜ ９０．９１．９２ １ ２ ５ ６ ７ ８ａ 絶縁ゲート電界効果 トランジスタ ドレインパッド ゲートライン ソースライン ゲート電極 ７０．８０．８１．８２、 補正を極 基板 ゲート電極 ゲート絶縁膜 半導体膜（チャネル層） 半導体膜（コンタクト層） ソース電極 １８ｂ ドレイン電極 以上
Claims (2)
- （１）、基板上にゲート電極層、ゲート絶縁膜、チャネ
ル層、ソース／ドレイン電極層を積層した薄膜トランジ
スタと前記薄膜トランジスタで駆動される電極パッドと
を有するアクティブマトリックスにおいて、 前記ゲート電極は、前記ゲート絶縁層を介して前記ソー
ス電極と対向する補正ゲート電極と、隣り合う二つの電
極パッド間をまたぐように形成された補正ゲート電極を
有するアクティブマトリックス。 - （２）、基板上にゲート電極層、ゲート絶縁膜、チャネ
ル層、ソース／ドレイン電極層、電極パッドを積層して
薄膜トランジスタのアクティブマトリックスを製造する
方法において、 前記基板上にゲート電極を形成する際に、前記絶縁層を
介して前記ソース電極と対向する補正ゲート電極と、隣
り合う二つの電極パッド間をまたぐ補正ゲート電極とを
前記ゲート電極と一体に形成する工程を含むアクティブ
マトリックスを製造する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270090A JP2526297B2 (ja) | 1990-03-22 | 1990-03-22 | アクティブマトリックス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270090A JP2526297B2 (ja) | 1990-03-22 | 1990-03-22 | アクティブマトリックス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03271721A true JPH03271721A (ja) | 1991-12-03 |
| JP2526297B2 JP2526297B2 (ja) | 1996-08-21 |
Family
ID=13496903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7270090A Expired - Lifetime JP2526297B2 (ja) | 1990-03-22 | 1990-03-22 | アクティブマトリックス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526297B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002023132A (ja) * | 2000-04-06 | 2002-01-23 | Chi Mei Electronics Corp | 欠陥修理機能のある液晶ディスプレイ部材 |
| CN110164876A (zh) * | 2018-12-07 | 2019-08-23 | 友达光电股份有限公司 | 显示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101693A (ja) * | 1982-12-02 | 1984-06-12 | セイコーエプソン株式会社 | アクティブマトリクス液晶表示装置の画像欠陥救済方法 |
| JPH0255338A (ja) * | 1988-08-22 | 1990-02-23 | Matsushita Electric Ind Co Ltd | 反射型アクティブマトリックスアレイ |
| JPH0273233A (ja) * | 1988-09-08 | 1990-03-13 | Sharp Corp | 画像表示装置 |
| JPH0274929A (ja) * | 1988-09-12 | 1990-03-14 | Sharp Corp | アクティブマトリクス基板 |
| JPH02135320A (ja) * | 1988-11-16 | 1990-05-24 | Fujitsu Ltd | 液晶表示パネル |
-
1990
- 1990-03-22 JP JP7270090A patent/JP2526297B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59101693A (ja) * | 1982-12-02 | 1984-06-12 | セイコーエプソン株式会社 | アクティブマトリクス液晶表示装置の画像欠陥救済方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002023132A (ja) * | 2000-04-06 | 2002-01-23 | Chi Mei Electronics Corp | 欠陥修理機能のある液晶ディスプレイ部材 |
| CN110164876A (zh) * | 2018-12-07 | 2019-08-23 | 友达光电股份有限公司 | 显示装置 |
| CN110164876B (zh) * | 2018-12-07 | 2021-06-25 | 友达光电股份有限公司 | 显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526297B2 (ja) | 1996-08-21 |
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