JPH0828519B2 - アクティブマトリックス - Google Patents
アクティブマトリックスInfo
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- JPH0828519B2 JPH0828519B2 JP2057784A JP5778490A JPH0828519B2 JP H0828519 B2 JPH0828519 B2 JP H0828519B2 JP 2057784 A JP2057784 A JP 2057784A JP 5778490 A JP5778490 A JP 5778490A JP H0828519 B2 JPH0828519 B2 JP H0828519B2
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- Japan
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- line
- electrode
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は薄膜トランジスタを使用した液晶ディスプレ
イ（LCD）、エレクトロルミネッセンス（EL）ディスプ
レイ等のアクティブマトリックス回路とその製造方法に
関する。
イ（LCD）、エレクトロルミネッセンス（EL）ディスプ
レイ等のアクティブマトリックス回路とその製造方法に
関する。
［従来の技術］ 第４図（Ａ）、（Ｂ）に従来技術による薄膜トランジ
スタの構造例を示す。この薄膜トランジスタは第３図に
示すようなアクティブマトリックス回路等で用いられ
る。
スタの構造例を示す。この薄膜トランジスタは第３図に
示すようなアクティブマトリックス回路等で用いられ
る。
第３図はアクティブマトリックス基板の平面構造を概
略的に示す。基板上、横方向にゲートラインG1、G2、G
3、…が走り、これらのゲートラインと交差するように
縦方向にソースラインS1、S2、S3、…が走って、交点で
マトリックスを構成している。各交点に対応してドレイ
ンパッドD11、D12、…D21、D22、…D31、D32、…が配置
されている。これらのドレインパッドが例えば液晶セル
の駆動電極を形成する。各ドレインパッドと対応するソ
ースラインSi（ｉ＝１、２、３…）ゲートラインGj（ｊ
＝１、２、３…）との間に絶縁ゲート電界効果トランジ
スタTijが配置されて、ゲートラインGjの信号に従って
ソースラインSiの電圧をドレインパッドDijに印加す
る。
略的に示す。基板上、横方向にゲートラインG1、G2、G
3、…が走り、これらのゲートラインと交差するように
縦方向にソースラインS1、S2、S3、…が走って、交点で
マトリックスを構成している。各交点に対応してドレイ
ンパッドD11、D12、…D21、D22、…D31、D32、…が配置
されている。これらのドレインパッドが例えば液晶セル
の駆動電極を形成する。各ドレインパッドと対応するソ
ースラインSi（ｉ＝１、２、３…）ゲートラインGj（ｊ
＝１、２、３…）との間に絶縁ゲート電界効果トランジ
スタTijが配置されて、ゲートラインGjの信号に従って
ソースラインSiの電圧をドレインパッドDijに印加す
る。
これらの絶縁ゲート電界効果トランジスタT11、T12、
…T21、T22…T31、T32…は、第４図（Ａ）、（Ｂ）に示
すようなアモルファスシリコンまたはポリシリコンを用
いた薄膜トランジスタで形成される。
…T21、T22…T31、T32…は、第４図（Ａ）、（Ｂ）に示
すようなアモルファスシリコンまたはポリシリコンを用
いた薄膜トランジスタで形成される。
第４図（Ａ）は、第３図のトランジスタT12の部分を
拡大して示す平面図であり、第４図（Ｂ）は、第４図
（Ａ）の線IVB-IVBに沿う断面図である。
拡大して示す平面図であり、第４図（Ｂ）は、第４図
（Ａ）の線IVB-IVBに沿う断面図である。
第４図（Ｂ）を参照して、従来技術による薄膜トラン
ジスタの製造方法を説明する。
ジスタの製造方法を説明する。
ガラス基板１上に導電膜を形成し、ゲート電極３をパ
ターニングする。その上にSiN、SiO2等の絶縁膜５、水
素を添加したアモルファスSi（a-Si:H）膜６、多量に不
純物を添加したn+型a-Si:H膜７をプラズマCVD法で連続
堆積し、アイランド状にパターニングする。さらに、電
極金属層を形成し、ソース／ドレイン電極8a、8bをパタ
ーニングする。次に透明導電膜を形成し、ドレインパッ
ド２をパターニングする。最後にチャネル部上のn+型a-
Si:H膜７をエッチングし、下のa-Si:H膜６のみを残し、
チャネルを形成する。
ターニングする。その上にSiN、SiO2等の絶縁膜５、水
素を添加したアモルファスSi（a-Si:H）膜６、多量に不
純物を添加したn+型a-Si:H膜７をプラズマCVD法で連続
堆積し、アイランド状にパターニングする。さらに、電
極金属層を形成し、ソース／ドレイン電極8a、8bをパタ
ーニングする。次に透明導電膜を形成し、ドレインパッ
ド２をパターニングする。最後にチャネル部上のn+型a-
Si:H膜７をエッチングし、下のa-Si:H膜６のみを残し、
チャネルを形成する。
［発明が解決しようとする課題］ ただし、このような薄膜トランジスタはアクティブマ
トリックスとした場合に、以下のような課題を有する。
トリックスとした場合に、以下のような課題を有する。
薄膜トランジスタの製造の際、ゲートラインG1が断線
すると、断線部以降のゲートラインにゲート信号が伝わ
らず、ライン欠陥となる。さらに、ゲートラインG1とソ
ースラインS2とがその交差部で短絡しても、やはりライ
ン欠陥を生ずる。
すると、断線部以降のゲートラインにゲート信号が伝わ
らず、ライン欠陥となる。さらに、ゲートラインG1とソ
ースラインS2とがその交差部で短絡しても、やはりライ
ン欠陥を生ずる。
本発明の目的は、ゲートラインの断線やソースライン
とゲートラインの短絡が発生しても、ライン欠陥となら
ない薄膜トランジスタのアクティブマトリックス回路と
その製造方法を提供することである。
とゲートラインの短絡が発生しても、ライン欠陥となら
ない薄膜トランジスタのアクティブマトリックス回路と
その製造方法を提供することである。
［課題を解決するための手段］ 第１図で、本発明の原理を説明する。第１図に本発明
のアクティブマトリックスの横方向の一列の部分におけ
る等価回路概念図を示す。第１図においては、G10はゲ
ートライン、S10、S11はそれぞれソースライン、T1、T
2、T3はそれぞれ絶縁ゲート電界効果トランジスタ、D
1、D2、D3はそれぞれ液晶素子あるいはEL素子を駆動す
る透明電極であるドレインパッド、40、50はゲートライ
ンG10から分岐する補正電極である。補正電極はゲート
ラインの形成時に同時に形成される。補正電極40は隣り
合うドレインパッドD1とD2にスイッチ41と42を介して接
続する。補正電極50は隣り合うドレインパッドD2とD3に
スイッチ51と52を介して接続する。
のアクティブマトリックスの横方向の一列の部分におけ
る等価回路概念図を示す。第１図においては、G10はゲ
ートライン、S10、S11はそれぞれソースライン、T1、T
2、T3はそれぞれ絶縁ゲート電界効果トランジスタ、D
1、D2、D3はそれぞれ液晶素子あるいはEL素子を駆動す
る透明電極であるドレインパッド、40、50はゲートライ
ンG10から分岐する補正電極である。補正電極はゲート
ラインの形成時に同時に形成される。補正電極40は隣り
合うドレインパッドD1とD2にスイッチ41と42を介して接
続する。補正電極50は隣り合うドレインパッドD2とD3に
スイッチ51と52を介して接続する。
すなわち、第１図に示す等価回路のように、補正ライ
ンを追加して各ドレインパッドがゲートラインG10のバ
イパス通路となり得るように薄膜トランジスタを形成す
る。
ンを追加して各ドレインパッドがゲートラインG10のバ
イパス通路となり得るように薄膜トランジスタを形成す
る。
［作用］ ここで、製造時にゲートラインG10のの箇所が断線
していた場合、スイッチ42と51を閉じればゲート信号は
補正電極40−スイッチ42−ドレインパッドD2−スイッチ
51−補正電極50のバイパス通路で伝達される。従って、
ドレインパッドD2のみ点欠陥となるが、ライン欠陥は防
止できる。
していた場合、スイッチ42と51を閉じればゲート信号は
補正電極40−スイッチ42−ドレインパッドD2−スイッチ
51−補正電極50のバイパス通路で伝達される。従って、
ドレインパッドD2のみ点欠陥となるが、ライン欠陥は防
止できる。
実際の薄膜トランジスタでは、これらスイッチ41、4
2、51、52は全てゲートラインG10につながる電極とドレ
インパッドにつながる電極とがゲート絶縁膜を介して対
向してオープン状態となっている構造である。従って、
これらスイッチ41、42、51、52を閉じるためにはゲート
絶縁膜をレーザビーム等の高密度エネルギービームで照
射破壊して対向する電極同志を短絡する方法をとる。
2、51、52は全てゲートラインG10につながる電極とドレ
インパッドにつながる電極とがゲート絶縁膜を介して対
向してオープン状態となっている構造である。従って、
これらスイッチ41、42、51、52を閉じるためにはゲート
絶縁膜をレーザビーム等の高密度エネルギービームで照
射破壊して対向する電極同志を短絡する方法をとる。
一方、ゲートラインとソースラインの交差点例えば、
G10とS11の交差点が製造時に短絡していた場合、ゲー
トラインG10の交差部の両側の部分、をレーザビ
ーム等の照射で断線させ、さらにスイッチ42と51を同様
に、レーザビーム等で絶縁膜を破壊して閉じればゲート
信号は補正電極40−スイッチ42−ドレインパッドD2−ス
イッチ51−補正電極50のバイパス通路で伝達される。
G10とS11の交差点が製造時に短絡していた場合、ゲー
トラインG10の交差部の両側の部分、をレーザビ
ーム等の照射で断線させ、さらにスイッチ42と51を同様
に、レーザビーム等で絶縁膜を破壊して閉じればゲート
信号は補正電極40−スイッチ42−ドレインパッドD2−ス
イッチ51−補正電極50のバイパス通路で伝達される。
また、補正電極52とソースラインS11の交差点が製
造時に短絡していた場合、補正電極52の部をレーザ等
で切断すれば欠陥は発生しない。
造時に短絡していた場合、補正電極52の部をレーザ等
で切断すれば欠陥は発生しない。
［実施例］ 第２図（Ａ）、（Ｂ）に、本発明による薄膜トランジ
スタのアクティブマトリックスの一実施例の平面構造と
その断面構造を示す。なお、参照番号は、第１図の等価
回路概念図と同等の機能の部分については同一番号を付
与した。
スタのアクティブマトリックスの一実施例の平面構造と
その断面構造を示す。なお、参照番号は、第１図の等価
回路概念図と同等の機能の部分については同一番号を付
与した。
基板上のゲートラインG10のパターニングの際、図示
のように補正電極40、50を加えてパターニングし、ゲー
トラインG10に補正電極40、50を分岐して形成する。ゲ
ート絶縁膜、半導体膜を堆積し、トランジスタのチャネ
ル部、ソース・ゲート交差部、ソース補正電極交差部に
アイランド状に半導体膜43、44、53、54をパターニング
する。この際、ゲート絶縁膜は全面に残す。そして、ソ
ースラインS10、S11とドレイン電極と、ドレインパッド
D1、D2、D3を形成する。補正電極40は、その42と41の部
分でドレインパッドD2、D1とゲート絶縁膜を介して対向
するように配置される。同様に、補正電極50は、その52
と51の部分でドレインパッドD3、D2とゲート絶縁膜を介
して対向するように配置される。従って薄膜トランジス
タの製造時は補正電極40、50はドレインパッドD1、D2、
D3とは絶縁されている。すなわち、第１図の概念回路図
のスイッチ41、42、51、52がそれぞれオープン状態であ
るのと等価である。
のように補正電極40、50を加えてパターニングし、ゲー
トラインG10に補正電極40、50を分岐して形成する。ゲ
ート絶縁膜、半導体膜を堆積し、トランジスタのチャネ
ル部、ソース・ゲート交差部、ソース補正電極交差部に
アイランド状に半導体膜43、44、53、54をパターニング
する。この際、ゲート絶縁膜は全面に残す。そして、ソ
ースラインS10、S11とドレイン電極と、ドレインパッド
D1、D2、D3を形成する。補正電極40は、その42と41の部
分でドレインパッドD2、D1とゲート絶縁膜を介して対向
するように配置される。同様に、補正電極50は、その52
と51の部分でドレインパッドD3、D2とゲート絶縁膜を介
して対向するように配置される。従って薄膜トランジス
タの製造時は補正電極40、50はドレインパッドD1、D2、
D3とは絶縁されている。すなわち、第１図の概念回路図
のスイッチ41、42、51、52がそれぞれオープン状態であ
るのと等価である。
ここで、製造時にゲートラインG10のの箇所が断線
していた場合、補正電極40の42の部分と補正電極50の51
の部分にレーザビームを照射してその部分のゲート絶縁
膜を破壊し、補正電極40とドレインパッドD2とを短絡さ
せ、同時に補正電極50とドレインパッドD2とを短絡すれ
ば、ドレインパッドD2がバイパス通路となって、ゲート
信号は補正電極40-42−ドレインパッド−D2-51−補正電
極50の通路で伝達される。従って、ドレインパッドD2の
み点欠陥となるが、ライン欠陥は防止できる。
していた場合、補正電極40の42の部分と補正電極50の51
の部分にレーザビームを照射してその部分のゲート絶縁
膜を破壊し、補正電極40とドレインパッドD2とを短絡さ
せ、同時に補正電極50とドレインパッドD2とを短絡すれ
ば、ドレインパッドD2がバイパス通路となって、ゲート
信号は補正電極40-42−ドレインパッド−D2-51−補正電
極50の通路で伝達される。従って、ドレインパッドD2の
み点欠陥となるが、ライン欠陥は防止できる。
一方、ゲートラインとソースラインの交差点例えば、
G10とS11の交差点が製造時に短絡していた場合、ゲー
トラインG10の交差部Ｂの両側の部分、をレーザビ
ーム等の照射で断線させ、さらに補正電極40の42の部分
と補正電極50の51の部分を同様に、レーザビーム等でゲ
ート絶縁膜を破壊してドレインパッドD2と短絡させれ
ば、ゲート信号は補正電極40-42−ドレインパッドD2-51
−補正電極50の通路で伝達される。
G10とS11の交差点が製造時に短絡していた場合、ゲー
トラインG10の交差部Ｂの両側の部分、をレーザビ
ーム等の照射で断線させ、さらに補正電極40の42の部分
と補正電極50の51の部分を同様に、レーザビーム等でゲ
ート絶縁膜を破壊してドレインパッドD2と短絡させれ
ば、ゲート信号は補正電極40-42−ドレインパッドD2-51
−補正電極50の通路で伝達される。
また補正電極52とソースラインS11の交差点が製造
時に短絡していた場合、補正電極52の部をレーザビー
ム等で切断すれば欠陥は発生しない。
時に短絡していた場合、補正電極52の部をレーザビー
ム等で切断すれば欠陥は発生しない。
次に、第２図（Ａ）のIIB-IIBにおける断面図である
第２図（Ｂ）を参照して、本発明の実施例の薄膜トラン
ジスタの製造方法を説明する。ガラス基板61上に導電膜
を形成し、補正電極40およびゲート電極62をパターニン
グする。その上にSiN、SiO2等の絶縁膜65、水素を添加
したアモルファスSi（a-Si:H）膜66、多量に不純物を添
加したn+型a-Si:H膜67をプラズマCVD法で連続堆積し、
トランジスタのチャネル部、ソース・ゲート交差部、ソ
ース・補正電極交差部にアイランド状に半導体膜をパタ
ーニングする。さらに、電極金属層を形成し、ソース／
ドレイン電極68a、68bをパターニングする。ドレインパ
ッドD1、D2…を形成する。最後にチャネル部上のn+型a-
Si:H膜67をエッチングし、下のa-Si:H膜66のみを残し、
チャネルを形成する。
第２図（Ｂ）を参照して、本発明の実施例の薄膜トラン
ジスタの製造方法を説明する。ガラス基板61上に導電膜
を形成し、補正電極40およびゲート電極62をパターニン
グする。その上にSiN、SiO2等の絶縁膜65、水素を添加
したアモルファスSi（a-Si:H）膜66、多量に不純物を添
加したn+型a-Si:H膜67をプラズマCVD法で連続堆積し、
トランジスタのチャネル部、ソース・ゲート交差部、ソ
ース・補正電極交差部にアイランド状に半導体膜をパタ
ーニングする。さらに、電極金属層を形成し、ソース／
ドレイン電極68a、68bをパターニングする。ドレインパ
ッドD1、D2…を形成する。最後にチャネル部上のn+型a-
Si:H膜67をエッチングし、下のa-Si:H膜66のみを残し、
チャネルを形成する。
［発明の効果］ 以上説明したように、本発明によれば、ゲートライン
の断線やゲートラインとソースラインと交差点での短絡
等が製造時に発生しても、ゲート補正電極によって、ド
レインパッドがバイパス回路を構成することでライン欠
陥を防止することができる。
の断線やゲートラインとソースラインと交差点での短絡
等が製造時に発生しても、ゲート補正電極によって、ド
レインパッドがバイパス回路を構成することでライン欠
陥を防止することができる。
第１図は、本発明の概念を示す等価回路概念図、 第２図（Ａ）、（Ｂ）は、本発明の実施例を示す平面図
と断面図、 第３図は、アクティブマトリックス回路を概念的に示す
図、 第４図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分平面図とその断面図であ
る。 図において、 T1〜T3……絶縁ゲート電界効果トランジスタ D1〜D3……ドレインパッド G10……ゲートライン S11、S12……ソースライン Ｄ……ゲート電極 40、50……補正電極 61……基板 62……ゲート電極 65……ゲート絶縁膜 66……半導体膜（チャネル層） 67……半導体膜（コンタクト層） 68a……ソース電極 68b……ドレイン電極
と断面図、 第３図は、アクティブマトリックス回路を概念的に示す
図、 第４図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分平面図とその断面図であ
る。 図において、 T1〜T3……絶縁ゲート電界効果トランジスタ D1〜D3……ドレインパッド G10……ゲートライン S11、S12……ソースライン Ｄ……ゲート電極 40、50……補正電極 61……基板 62……ゲート電極 65……ゲート絶縁膜 66……半導体膜（チャネル層） 67……半導体膜（コンタクト層） 68a……ソース電極 68b……ドレイン電極
Claims (1)
- 【請求項１】基板上にゲート電極層、ゲート絶縁膜、チ
ャネル層、ソース／ドレイン電極層を積層し、ゲート電
極層とゲートライン、ソース／ドレイン電極層の一方を
ソースラインと接続し、ゲートラインとソースラインの
交差部近傍に形成した薄膜トランジスタと、 前記薄膜トランジスタで駆動される電極パッドとを有す
るアクティブマトリックスにおいて、 前記ソースライン及び該ラインと隣り合う二つの電極パ
ッドと一部が重なり、且つ該電極パッドに隣接する前記
ゲートラインに電気的に接続された補正電極を有し、 該補正電極は前記ソースライン及び二つの電極パッドと
ゲート絶縁膜を介して対向するように配置されているこ
とを特徴とするアクティブマトリックス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057784A JPH0828519B2 (ja) | 1990-03-08 | 1990-03-08 | アクティブマトリックス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057784A JPH0828519B2 (ja) | 1990-03-08 | 1990-03-08 | アクティブマトリックス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257971A JPH03257971A (ja) | 1991-11-18 |
| JPH0828519B2 true JPH0828519B2 (ja) | 1996-03-21 |
Family
ID=13065506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057784A Expired - Lifetime JPH0828519B2 (ja) | 1990-03-08 | 1990-03-08 | アクティブマトリックス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828519B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101693A (ja) * | 1982-12-02 | 1984-06-12 | セイコーエプソン株式会社 | アクティブマトリクス液晶表示装置の画像欠陥救済方法 |
| JPS61109487U (ja) * | 1984-12-20 | 1986-07-11 |
-
1990
- 1990-03-08 JP JP2057784A patent/JPH0828519B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03257971A (ja) | 1991-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |