JPH03272145A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH03272145A JPH03272145A JP2073042A JP7304290A JPH03272145A JP H03272145 A JPH03272145 A JP H03272145A JP 2073042 A JP2073042 A JP 2073042A JP 7304290 A JP7304290 A JP 7304290A JP H03272145 A JPH03272145 A JP H03272145A
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- JP
- Japan
- Prior art keywords
- region
- gate electrode
- gate
- oxide film
- concentration
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ８型トランジスタを有する半導体装置お
よびその製造方法に関する。
よびその製造方法に関する。
従来の技術
近年、半導体装置の微細化に伴い、ホットキャリアによ
るトランジスタ特性の劣化が大きな問題になってきてい
る。
るトランジスタ特性の劣化が大きな問題になってきてい
る。
従来の半導体装置は、第２図に示すように、シリコン基
板１１上に、ゲート酸化膜１２．ゲート電極１３を形成
し、イオン注入法により燐イオン（Ｐ＋）を導入して比
較的低濃度のｎ−領域１４を形成し、次いでゲート電極
１３の側面にＣＶＤ酸化膜によるサイドウオール１５を
形成し、イオン注入法によりＡｓ＋を導入することによ
りｎ−のソー層領域１６およびドレイン領域１７を形成
するプロセスとなっている。
板１１上に、ゲート酸化膜１２．ゲート電極１３を形成
し、イオン注入法により燐イオン（Ｐ＋）を導入して比
較的低濃度のｎ−領域１４を形成し、次いでゲート電極
１３の側面にＣＶＤ酸化膜によるサイドウオール１５を
形成し、イオン注入法によりＡｓ＋を導入することによ
りｎ−のソー層領域１６およびドレイン領域１７を形成
するプロセスとなっている。
発明が解決しようとする課題
このような従来の半導体装置の製造方法では、膜質の劣
るサイドウオール１５に電子がトラップされ易いために
ｎ−領域の抵抗成分が増大し、伝達特性およびドレイン
電流の劣化を増長させるという課題を有していた。
るサイドウオール１５に電子がトラップされ易いために
ｎ−領域の抵抗成分が増大し、伝達特性およびドレイン
電流の劣化を増長させるという課題を有していた。
本発明は上記課題を解決するもので、ｎ−層領域の抵抗
を低減するとともにドレイン電界の緩和を実現し、ホッ
トキャリア発生を抑制し、トラップされる電子を低減す
ることのできる半導体装置およびその製造方法を提供す
ることを目的とする。
を低減するとともにドレイン電界の緩和を実現し、ホッ
トキャリア発生を抑制し、トラップされる電子を低減す
ることのできる半導体装置およびその製造方法を提供す
ることを目的とする。
課題を解決するための手段
上記目的を達成するために本発明は、半導体基板の一主
面上にゲート酸化膜を介して形成されたゲート電極と、
前記ゲート酸化膜およびゲート電極の側面に形成された
サイドウオールと、互いに向い合った位置に形威された
ソース領域およびドレイン領域とを有する半導体装置に
おいて、前記ソース領域およびドレイン領域がそれぞれ
３種類の濃度領域からなり、その３種類の濃度領域のう
ち少なくとも１の濃度領域が前記ゲート電極とオーバー
ラツプしている構造からなるものである。
面上にゲート酸化膜を介して形成されたゲート電極と、
前記ゲート酸化膜およびゲート電極の側面に形成された
サイドウオールと、互いに向い合った位置に形威された
ソース領域およびドレイン領域とを有する半導体装置に
おいて、前記ソース領域およびドレイン領域がそれぞれ
３種類の濃度領域からなり、その３種類の濃度領域のう
ち少なくとも１の濃度領域が前記ゲート電極とオーバー
ラツプしている構造からなるものである。
作用
本発明は上記した構成によりそれぞれ３種類の濃度領域
からなるソース領域およびドレイン領域のうち、少なく
とも１の濃度領域のソース領域およびドレイン領域がゲ
ート電極とオーバーラツプしているので、オーバーラツ
プしているゲート電極の垂直電界により抵抗成分が低減
し、伝達特性およびドレイン電流の劣化が減少し、３つ
の拡散領域の存在によりドレイン電界緩和効果が大きく
なり、最大電界の位置がゲート電極端からゲート電極下
に移動し、トラップされる電子の量が低減する。
からなるソース領域およびドレイン領域のうち、少なく
とも１の濃度領域のソース領域およびドレイン領域がゲ
ート電極とオーバーラツプしているので、オーバーラツ
プしているゲート電極の垂直電界により抵抗成分が低減
し、伝達特性およびドレイン電流の劣化が減少し、３つ
の拡散領域の存在によりドレイン電界緩和効果が大きく
なり、最大電界の位置がゲート電極端からゲート電極下
に移動し、トラップされる電子の量が低減する。
実施例
以下、本発明の一実施例について第１図を参照しながら
説明する。
説明する。
同図（ａ）に示すように、シリコン基板■のような半導
体基板に熱酸化法により約１７０Ａ程度のゲート酸化膜
２を形威し、ＣＶＤ法により約４０００Ａ程度の多結晶
シリコン膜を成長させ、通常のフォトリソグラフィ技術
によりワード線形状にパターニングしエツチング技術よ
りワード線（ゲート電極）３を形成する。
体基板に熱酸化法により約１７０Ａ程度のゲート酸化膜
２を形威し、ＣＶＤ法により約４０００Ａ程度の多結晶
シリコン膜を成長させ、通常のフォトリソグラフィ技術
によりワード線形状にパターニングしエツチング技術よ
りワード線（ゲート電極）３を形成する。
次に同図（ｂ）に示すように、酸化してシリコン酸化膜
４を形威し、イオン注入法により、Ｐ＋（燐）を約１．
０Ｅ１３ｃｍ−２に注入するのであるが、その入射角度
がゲート電極３上に、ソース領域となる部分とドレイン
領域となる部分が対称になるように立てた垂直面から傾
けて行う。同図（ｂ）では前述の垂直面から左に７度傾
けた場合を示している。
４を形威し、イオン注入法により、Ｐ＋（燐）を約１．
０Ｅ１３ｃｍ−２に注入するのであるが、その入射角度
がゲート電極３上に、ソース領域となる部分とドレイン
領域となる部分が対称になるように立てた垂直面から傾
けて行う。同図（ｂ）では前述の垂直面から左に７度傾
けた場合を示している。
そして同図（Ｃ）に示すように、ソース・ゲートオーバ
ーラツプ領域５ａ、 ドレイン・ゲートオフセット領
域５ｂの状態になるように形成する。
ーラツプ領域５ａ、 ドレイン・ゲートオフセット領
域５ｂの状態になるように形成する。
次に同じ＜（Ｃ）に示すように前述の垂直面から右に７
度傾けた方向からＰ＋（燐〉を約１．０Ｅ１３ｃｍ−２
注入すると、同図（ｄ）に示すように、先に行ったソー
ス・ゲートオーバーラツプ領域５ａとドレイン・ゲート
オフセット領域５ｂ内の燐不純物の拡散現象が起こり、
二つの濃度プロファイルを持つゲートオーバーラツプ領
域６ｂとＰ＋（燐〉による高濃度ドレイン領域７ｂおよ
びソース・ゲートオーバーラツプ領域５ａとＰ＋（燐）
による高濃度ソース領域７ａが形成される。
度傾けた方向からＰ＋（燐〉を約１．０Ｅ１３ｃｍ−２
注入すると、同図（ｄ）に示すように、先に行ったソー
ス・ゲートオーバーラツプ領域５ａとドレイン・ゲート
オフセット領域５ｂ内の燐不純物の拡散現象が起こり、
二つの濃度プロファイルを持つゲートオーバーラツプ領
域６ｂとＰ＋（燐〉による高濃度ドレイン領域７ｂおよ
びソース・ゲートオーバーラツプ領域５ａとＰ＋（燐）
による高濃度ソース領域７ａが形成される。
次に、同図（ｅ）に示すように減圧ＣＶＤ法により約２
５００Ａ程度のＣＶＤ酸化膜を前記−主面上に成長させ
、通常のエツチング技術によりゲート側面にサイドウオ
ール８を形成する。
５００Ａ程度のＣＶＤ酸化膜を前記−主面上に成長させ
、通常のエツチング技術によりゲート側面にサイドウオ
ール８を形成する。
次にシリコン基板１上にイオン注入法により砒素（Ａｓ
”）を約５Ｅ１５ｃｍ’注入し、同図（ｆ）に示すよう
にＡｓ＋による高濃度ソース領域９ａおよび高濃度ドレ
イン領域９ｂを形成する。
”）を約５Ｅ１５ｃｍ’注入し、同図（ｆ）に示すよう
にＡｓ＋による高濃度ソース領域９ａおよび高濃度ドレ
イン領域９ｂを形成する。
以上の方法によりゲート電極３とソース・ゲートオーバ
ーラツプ領域５ａおよび電極３とドレイン・ゲートオー
バーラツプ領域６ｂとのオーバーラツプ量が十分に確保
でき、３つの濃度プロファイルを持つ拡散領域により電
界が緩和されるため、トランジスタ特性が１０％変動す
るまでにかかる時間は、従来の構造の約１．５〜２倍と
なり従来構造に比べ特性変動が起こりにくくなる。
ーラツプ領域５ａおよび電極３とドレイン・ゲートオー
バーラツプ領域６ｂとのオーバーラツプ量が十分に確保
でき、３つの濃度プロファイルを持つ拡散領域により電
界が緩和されるため、トランジスタ特性が１０％変動す
るまでにかかる時間は、従来の構造の約１．５〜２倍と
なり従来構造に比べ特性変動が起こりにくくなる。
なお、前述の垂直面からの傾きの角度は、その目的によ
り異なるが、実用的には７度がら４５度の範囲が有効で
あることを実験的に確認した。
り異なるが、実用的には７度がら４５度の範囲が有効で
あることを実験的に確認した。
発明の効果
以上の実施例から明らかなように、本発明によれば、半
導体基板の一主面上にゲート酸化膜を介して形成された
ゲート電極と、前記ゲート酸化膜およびゲート電極の側
面に形成されたサイドウオールと、互いに向い合った位
置に形成されたソース領域およびトレイン領域とを有す
る半導体装置において、前記ソース領域およびドレイン
領域がそれぞれ３種類の濃度領域がらなり、その３種類
の濃度領域のうち少なくとも１の濃度領域が前記ゲート
電極とオーバーラツプしているのでオーバーラツプして
いるゲート電極の垂直電界により抵抗成分が低減され、
伝達特性およびドレイン電流の劣化を抑制することがで
き、また３種類の濃度領域によりドレイン電界緩和効果
がさらに大きくなり、かつ最大電界の位置をゲート電極
端からゲート電極下に移動させることが可能となるため
、トラップされる電子の量を低減させ、長期安定性の高
い半導体装置を提供できる。
導体基板の一主面上にゲート酸化膜を介して形成された
ゲート電極と、前記ゲート酸化膜およびゲート電極の側
面に形成されたサイドウオールと、互いに向い合った位
置に形成されたソース領域およびトレイン領域とを有す
る半導体装置において、前記ソース領域およびドレイン
領域がそれぞれ３種類の濃度領域がらなり、その３種類
の濃度領域のうち少なくとも１の濃度領域が前記ゲート
電極とオーバーラツプしているのでオーバーラツプして
いるゲート電極の垂直電界により抵抗成分が低減され、
伝達特性およびドレイン電流の劣化を抑制することがで
き、また３種類の濃度領域によりドレイン電界緩和効果
がさらに大きくなり、かつ最大電界の位置をゲート電極
端からゲート電極下に移動させることが可能となるため
、トラップされる電子の量を低減させ、長期安定性の高
い半導体装置を提供できる。
第１図（ａ）〜（ｆ）は本発明の一実施例の半導体装置
およびその製造工程を説明する断面図、第２図は従来の
半導体装置の断面図である。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・ゲート酸化膜、３・・・・・・ワード線（ゲート
電極〉、４・・・・・・シリコン酸化膜、５ａ・・・・
・・ソース・ゲートオーバーラツプ領域、６ｂ・・・・
・・ドレイン・ゲートオーバーラツプ領域、７ａ・・・
・・・Ｐ”（燐）による高濃度ソース領域、７ｂ・・・
・・・Ｐ＋（燐）による高濃度ドレイン領域、８・・・
・・・サイドウオール、９ａ・・・・・・Ａｓ”による
高濃度ソース領域、９ｂ・・・・・・Ａｓ＋による高濃
度ドレイン領域。
およびその製造工程を説明する断面図、第２図は従来の
半導体装置の断面図である。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・ゲート酸化膜、３・・・・・・ワード線（ゲート
電極〉、４・・・・・・シリコン酸化膜、５ａ・・・・
・・ソース・ゲートオーバーラツプ領域、６ｂ・・・・
・・ドレイン・ゲートオーバーラツプ領域、７ａ・・・
・・・Ｐ”（燐）による高濃度ソース領域、７ｂ・・・
・・・Ｐ＋（燐）による高濃度ドレイン領域、８・・・
・・・サイドウオール、９ａ・・・・・・Ａｓ”による
高濃度ソース領域、９ｂ・・・・・・Ａｓ＋による高濃
度ドレイン領域。
Claims (2)
- （１）半導体基板の一主面上にゲート酸化膜を介して形
成されたゲート電極と、前記ゲート酸化膜およびゲート
電極の側面に形成されたサイドウォールと、互いに向い
合った位置に形成されたソース領域およびドレイン領域
とを有する半導体装置において、前記ソース領域および
ドレイン領域がそれぞれ３種類の濃度領域からなり、そ
の３種類の濃度領域のうち少なくとも１の濃度領域が前
記ゲート電極とオーバーラップしている半導体装置。 - （２）半導体基板の一主面上にゲート酸化膜を介してゲ
ート電極を形成する工程と、前記半導体基板および前記
ゲート電極上に酸化膜を形成する工程と、前記ゲート電
極上にソース領域とドレイン領域が対称になるように立
てた垂直面から左に７〜４５度の範囲の入射角度から不
純物をイオン注入する工程と、前記ゲート酸化膜および
ゲート電極の側面にサイドウォールを形成する工程と、
前記半導体基板の一主面上に高濃度の不純物をイオン注
入して高濃度ソース領域および高濃度ドレイン領域を形
成する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073042A JPH03272145A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073042A JPH03272145A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03272145A true JPH03272145A (ja) | 1991-12-03 |
Family
ID=13506917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073042A Pending JPH03272145A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03272145A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0596468A3 (en) * | 1992-11-04 | 1994-06-29 | Matsushita Electric Industrial Co Ltd | Mosfet of ldd type and a method for fabricating the same |
| WO1994027325A1 (en) * | 1993-05-07 | 1994-11-24 | Vlsi Technology, Inc. | Integrated circuit structure and method |
| US5372957A (en) * | 1993-07-22 | 1994-12-13 | Taiwan Semiconductor Manufacturing Company | Multiple tilted angle ion implantation MOSFET method |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
-
1990
- 1990-03-22 JP JP2073042A patent/JPH03272145A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
| EP0596468A3 (en) * | 1992-11-04 | 1994-06-29 | Matsushita Electric Industrial Co Ltd | Mosfet of ldd type and a method for fabricating the same |
| US5512771A (en) * | 1992-11-04 | 1996-04-30 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having a low concentration impurity diffusion region |
| WO1994027325A1 (en) * | 1993-05-07 | 1994-11-24 | Vlsi Technology, Inc. | Integrated circuit structure and method |
| US5496751A (en) * | 1993-05-07 | 1996-03-05 | Vlsi Technology, Inc. | Method of forming an ESD and hot carrier resistant integrated circuit structure |
| US5631485A (en) * | 1993-05-07 | 1997-05-20 | Vlsi Technology, Inc. | ESD and hot carrier resistant integrated circuit structure |
| US5372957A (en) * | 1993-07-22 | 1994-12-13 | Taiwan Semiconductor Manufacturing Company | Multiple tilted angle ion implantation MOSFET method |
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