JPH03273593A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数のメモリセルアレイで構成される半導体メ
モリに関し、特に高速、広動作マージンを有する４Ｍ、
１６Ｍ等の超高密度の半導体メモリに関する。

（従来の技術） 従来、この種の半導体メモリは、外部信号を複数のイン
バータ等のバッファ回路を介して内部駆動信号を発生さ
せ、その発生させた内部駆動信号をパスラインを介して
各メモリセルアレイに配分する構成となっていた。

第３図はこの種の半導体メモリの従来例であるＤＲＡＭ
を示すブロック図である。

８個のメモリセルアレイ３０５，３１５，３２５、〜．
３７５１．：は、Ｏウデコ〜ダ３０３，３１３、〜．３
７３及びコラムデコーダとビット線感知増幅″８３０４
．３１４．〜．３７４とがそれぞれ設置されている。ロ
ウデコーダには、ワード駆動信号発り・４回路３００か
ら生じるワード駆動信号がパスラインを介して入力され
る。

外部入力信号ＲＡＳを入力して発生されたワード駆動信
号−がパスラインを介して各メモリセルアレイの［＋ウ
デコーダに入力されてそれぞれ１本のワードが選択され
るようになっており、すべてのメモリセルアレイとも１
本のワードが選択されるとビット線感知増幅器が働き、
それぞれ１本のビット線が選択される。

〔発明が解決しようとする課題〕

上述した従来のＤＲＡＭは、ワード駆動０′￥号発主回
路より発生した１つのワード駆動信号がパスラインを介
して各メモリセルアレイに印加されているのでパスライ
ンの抵抗により時定数が異り各メモリセルアレイで実際
にワードが選択される時刻が異なってしまうという欠点
がある。大容量のメモリ程チップ面積が大きくなるため
、パスラインも長くなるのでパスラインの抵抗の影響も
大きくなり、ワード選択時刻のバラツギも大きくなって
しまう。

またワード選択が行なわれると、メモリセルとビット線
とが接続され電拘の移動が生じその結果ワード駆動信号
に雑音となってフィードバックされるため、パスライン
を介してメモリセルアレイ相Ｔｉ間で影響してあってし
まうという欠点もある。

大容量メモリでは、微細配線が必要なため一段と相互作
用が大きくなってしまう。

これらの欠点のため、高速化が困難になり、製造バラツ
キも考慮すると回路マージンを大きく取らなければ誤動
作してしまうことになる。

特に１トランジスタメモリセルのＤＲＡＭでは、ビット
線に伝達される電位差は数１０ｒｎＶで、これが感知増
幅されるのであり、ワード駆動信号の受ける雑音がこれ
に匹敵する大きさになることが１分考えられる。

４ＭＤＲＡＭで、１本のワード線が２０８４本のビット
線をカバーする場合製造バラツギのため数本のビット線
を除いて他ビット線が時刻的に先に感知増幅されること
が考えられる。他ビット線の電位が１ｖ変化したとし、
ビット線とワード線との相互カップリング容量がビット
線容廼のＩＩＩ係から影響が０．００１％としても １ｖｘ０．００１ｘ１０−２ｘ２０００・＝０．０２ｖ
の影響が前記数本のビット線に伝達される。もし、前記
数本のビット線の電位差が２０ｍＶ程度であれば、誤動
作は必然である。高密度メモリでは、上記仮定が十分起
こり得るほど微細に楕逸となるのである。またメモリセ
ルアレイブロックへの配線の出入口は１ｉ１１１１Ｆ、
号のパスラインが混み合うため各信号間カップルが生じ
、同一信号で全メモリセルアレイブ［ｌツクを動０させ
る場合、メモリセルアレイブロック相互に雑音が通じ誤
動作の確率をあげる。こうした雑音による誤動作は、微
妙なタイミング依存性、パターン依存性を持つため、不
良検出のテストタイム増大も問題となる。

本発明は上記の欠点に鑑み、アドレス信号、ワード駆動
信号をメモリセルアレイ毎に分離してワード選択デコー
ダに入力することにより上記欠点のない半導体メモリを
提供することを目的とする。

〔課題を解決するための手段〕

本発明の半導体メモリは、各メモリセルアレイにそれぞ
れ与えられるアドレス信号とワード駆動信号とを各メモ
リセルアレイ毎に分離して与える６１１１１１回路を有
する。

（作用） 制御回路が各メモリセルアドレス信号およびワード駆動
信号を各メモリセルアレイに別々に与える。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の半導体メ（りの第１の実施例を示すブ
［ｌツク図である。

メモリセルアレイ１　ｉ５　（ｉ＝０．１．〜７）には
それぞれロウデコーダ１↓３．コラムデコーダとビット
線感知増幅器１Ｌ４が配設されている。

また、各メモリセルアレイ１１５のロウデコーダに対応
して、バッファ回路から信号を受けるアドレスシップ回
路１ｉ１とワード駆動ｆｎ８発生回路１↓２とがそれぞ
れ配設されている。

次に本実施例の動作について筒中に説明する。

外部人力信号ＲＡＳを入力することにより、バッファ回
路１００を介して、各メモリセルアレイにス４応じて設
けられたアドレスラッチ回路でアドレスがラップされ、
アドレス信号が出力される。

ワード駆動信号発生回路により、ワード駆動信号が発生
し、臼ウデコーダに入力される。ワード駆動信号は、各
メモリごとに独立して駆動されるので、メモリセルアレ
イ相互１１１１の影響がなくなり、さらにワード選択時
刻のバラツキもワード駆動信号発生回路のデイレイを調
整づることによってバラツキを小さくすることができる
。従って、高速で広い動作マージンを持つメモリが実現
できる。

またメモリセルアレイ間相互の微妙な影響を阻止できる
ため、不良検出のためのテスト時間を動的することがで
きる。これらが従来の４ＭＤＲＡＭの場合、Ｇａ１１ｏ
ｐパターン（Ｎ２パターン）またはＤｉａｇｏｎａｌ　
Ｇａ１１ｏｐパターン（Ｎ　パターン）をサイクル２５
０ｎＳで動作させるとそれぞれ７３３０時間、３．６時
間かかることになり、測定１・可能であった。

第２図は本発明の第２実施例を示すブロック図である。

８個のメモリセルアレイ２１５　（ｉ−０，１゜〜、７
〉、ロウデコーダ２↓３、コラムデコーダとピット線感
知増幅器２１４が配設されている。

Ｕラブ］−ダには、アドレスラッチ回路２ｉ１）ワード
駆動信号発生回路２ｉ２からそれぞれ生じるアドレス信
号、ワード駆動信号が入力される。

アドレスラッチ回路、ワード駆動信号発生回路はそれぞ
れｔｉ制御回路２０ＯＡ、２００Ｒによって制御されて
いる。

外部人力信号ＲＡＳを入力することによりバッファ回路
２００を介して、回路２００へ、２００Ｂに入力される
。回路２０ＯＡ、２００Ｂはそれぞれアドレスラッチ回
路、ワード駆ＩＩ）信号発生回路を！ＩＪＩＩＩしてア
ドレス信号、ワード駆動信号が生じる。ワード駆動信号
は各メモリセル毎に独立して駆動されるので、メモリセ
ルアレイ相互間の影響がなくなり、ワード選択時刻のバ
ラツギもワード駆動信号発生回路のデイレイを調整する
ことによってバラツキが小さくなり、高速で広い動作マ
ージンを持つメモリが実現できる。

〔発明の効果〕

以上説明したように、本発明はメモリセルアレイ毎に独
立してアドレス信号およびワード駆動信号を各メモリセ
ルアレイのロウデコーダに入力する手段を有することに
より、高速で動作マージンの広い半導体メモリを提供で
きる効果がある。

【図面の簡単な説明】

第１図は本発明の半導体メモリの第１の実施例を示すブ
ロック図、第２図は本発明の第２の実施例を示すブ［１
ツク図、第３図は従来例を示すブロック図である。 １００．２００・・・バッファ回路、 １０１．１１１．〜．１７１，２０１．２１１゜〜、２
７１・・・アドレスラッチ、 １０２．１１２．〜，１７２，２０２，２１２゜〜、２
７２・・・ワード駆動信号発生回路、１０３．１１３．
〜，１７３，２０３，２１３゜〜、２７３・・・【１ウ
ゲコーダ、 １０４．１１４．〜，１７４，２０４，２１４゜〜、２
７４・・・フラムデ１−ダとビット線感知増幅器、 １０５．１１５．〜，１７５，２０５，２１５゜〜、２
７５・・・メモリセルアレイ、 ２００　Ａ　、　２００　Ｂ　・ＩＩ　ｍ回路。 第３区

Claims (1)

1. 【特許請求の範囲】 １）複数のメモリセルアレイで構成される半導体メモリ
   において、 各メモリセルアレイにそれぞれ与えられるアドレス信号
   とワード駆動信号とを各メモリセルアレイ毎に分離して
   与える制御回路を有することを特徴とする半導体メモリ
   。