JPH04302894A - 分散されたアドレス解読およびタイミング制御機能を有するメモリ - Google Patents
分散されたアドレス解読およびタイミング制御機能を有するメモリInfo
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- JPH04302894A JPH04302894A JP3355545A JP35554591A JPH04302894A JP H04302894 A JPH04302894 A JP H04302894A JP 3355545 A JP3355545 A JP 3355545A JP 35554591 A JP35554591 A JP 35554591A JP H04302894 A JPH04302894 A JP H04302894A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ構造に関する。
さらに詳しくは、ＤＲＡＭ構造に関する。
【０００２】
【従来の技術】１個のＤＲＡＭに含まれるメモリ素子す
なわちビットの数は、プロセス製造や設計が漸次改善さ
れるにつれて増加してきており、また将来も着実に増加
し続けるであろう。メモリ・ビット数が増えるにつれて
、ＤＲＡＭのダイ面積とメモリ・ビットのアクセス時間
の両方を最小限に抑えるために、ビット密度を大きくす
る必要性も増大する。ＤＲＡＭのビット密度を大きくす
るための一般的な方法は、メモリ・ビットとそれにとも
なう制御論理の両方のトランジスタ寸法を小さくするこ
と、また相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）の寸法
を小さくすることである。プロセス寸法を小さくするこ
とは、半導体プロセス製造と半導体マスク作成技術の両
方を改善することにより、通常は達成される。ＤＲＡＭ
内のメモリ・ビットの密度を大きくするための他の一般
的な方法には、垂直プロセス製造技術、すなわち垂直集
積（ｖｅｒｔｉｃａｌ ｉｎｔｅｇｒａｔｉｏｎ）を用
いる方法がある。垂直集積法を用いる一般的な２つのセ
ル構造は、積層型（ｓｔａｃｋｅｄ） コンデンサ・セ
ルとトレンチ型コンデンサ・セルである。これら２種類
のセル構造により、ＤＲＡＭメモリ・ビット・セル内の
電荷蓄積デバイスは、できるだけ少ない平面エリアを占
有するので、メモリ・ビットの高密度化が可能になる。 垂直集積法により、論理状態をダイナミックに維持する
ために重要な電荷蓄積デバイスの容量を維持し、プロセ
ス寸法の低減に合わせてその大きさを定めることができ
る。上記に示したような処理の改善は、ＤＲＡＭ技術が
改善されてきた分野の１つに過ぎない。処理の改善を充
分に利用するために、ＤＲＡＭ構造のような設計技術の
改善もなされた。
なわちビットの数は、プロセス製造や設計が漸次改善さ
れるにつれて増加してきており、また将来も着実に増加
し続けるであろう。メモリ・ビット数が増えるにつれて
、ＤＲＡＭのダイ面積とメモリ・ビットのアクセス時間
の両方を最小限に抑えるために、ビット密度を大きくす
る必要性も増大する。ＤＲＡＭのビット密度を大きくす
るための一般的な方法は、メモリ・ビットとそれにとも
なう制御論理の両方のトランジスタ寸法を小さくするこ
と、また相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）の寸法
を小さくすることである。プロセス寸法を小さくするこ
とは、半導体プロセス製造と半導体マスク作成技術の両
方を改善することにより、通常は達成される。ＤＲＡＭ
内のメモリ・ビットの密度を大きくするための他の一般
的な方法には、垂直プロセス製造技術、すなわち垂直集
積（ｖｅｒｔｉｃａｌ ｉｎｔｅｇｒａｔｉｏｎ）を用
いる方法がある。垂直集積法を用いる一般的な２つのセ
ル構造は、積層型（ｓｔａｃｋｅｄ） コンデンサ・セ
ルとトレンチ型コンデンサ・セルである。これら２種類
のセル構造により、ＤＲＡＭメモリ・ビット・セル内の
電荷蓄積デバイスは、できるだけ少ない平面エリアを占
有するので、メモリ・ビットの高密度化が可能になる。 垂直集積法により、論理状態をダイナミックに維持する
ために重要な電荷蓄積デバイスの容量を維持し、プロセ
ス寸法の低減に合わせてその大きさを定めることができ
る。上記に示したような処理の改善は、ＤＲＡＭ技術が
改善されてきた分野の１つに過ぎない。処理の改善を充
分に利用するために、ＤＲＡＭ構造のような設計技術の
改善もなされた。
【０００３】
【発明が解決しようとする課題】一般に、既存のＤＲＡ
Ｍ構造は中央に配置された制御論理を中心にして均等に
分散されたメモリ・アレイを有する。中央に配置された
制御論理は、メモリの所定の部分を選択的にアクティブ
にしてデータを所定のメモリ位置に読み書きできるよう
にするためのクリティカル・タイミング制御信号を発生
する。この構造の主な問題点は、中央に配置された制御
論理から最も離れたメモリ・セルへと、かなりの距離を
送らなければならないクリティカル・タイミング制御信
号に固有の時間遅延があることである。中央に配置され
た制御論理を有することによって起こる問題は、クリテ
ィカル・タイミング制御信号がダイのいろいろな部分で
互いにずれること（ｓｋｅｗ）に関連する問題である。 ダイのいろいろな部分でクリティカル・タイミング信号
がずれることにより起こる影響としては、ワード・ライ
ン・ドライバがＤＲＡＭアレイ内のＤＲＡＭビット・セ
ルの列にアクセスするときに誤動作を起こしたり、トラ
ンジスタを破壊的にバイアスするような時点で制御信号
を発生してしまうことがあるが、これらに限定されるも
のではない。概して、メモリ構造に起因するこれらの影
響により、ＤＲＡＭ回路の全体的な性能と信頼性とが損
なわれる。
Ｍ構造は中央に配置された制御論理を中心にして均等に
分散されたメモリ・アレイを有する。中央に配置された
制御論理は、メモリの所定の部分を選択的にアクティブ
にしてデータを所定のメモリ位置に読み書きできるよう
にするためのクリティカル・タイミング制御信号を発生
する。この構造の主な問題点は、中央に配置された制御
論理から最も離れたメモリ・セルへと、かなりの距離を
送らなければならないクリティカル・タイミング制御信
号に固有の時間遅延があることである。中央に配置され
た制御論理を有することによって起こる問題は、クリテ
ィカル・タイミング制御信号がダイのいろいろな部分で
互いにずれること（ｓｋｅｗ）に関連する問題である。 ダイのいろいろな部分でクリティカル・タイミング信号
がずれることにより起こる影響としては、ワード・ライ
ン・ドライバがＤＲＡＭアレイ内のＤＲＡＭビット・セ
ルの列にアクセスするときに誤動作を起こしたり、トラ
ンジスタを破壊的にバイアスするような時点で制御信号
を発生してしまうことがあるが、これらに限定されるも
のではない。概して、メモリ構造に起因するこれらの影
響により、ＤＲＡＭ回路の全体的な性能と信頼性とが損
なわれる。
【０００４】
【課題を解決するための手段】上記に述べた必要性は、
本発明により達成される。１つの例では、分散された解
読およびタイミング制御を具備する構造を有するＤＲＡ
Ｍと方法とが提供される。メモリ・セル・アレイの複数
の部分が結合されて、複数のアレイの行と列とを形成す
る。各メモリ・セル・アレイは複数の行と列のＤＲＡＭ
セルより構成される。メモリ・セル・アレイの部分に隣
接して第１手段が設けられる。第１手段は、アドレス入
力とタイミング制御信号とを受け取る。第１手段は、第
１部分解読信号と、解読およびタイミング制御情報を有
する第２信号とを与える。第１部分解読信号と第２信号
とは、所定の時間にメモリ・セル・アレイの所定の部分
をアドレス指定する。第２手段は各メモリ・セル・アレ
イに結合されて、第１部分解読信号と第２信号とを受け
取る。第２手段は、第１部分解読信号と第２信号とを解
読して、少なくとも１つのアレイ内の所定の列のＤＲＡ
Ｍセルをアクティブにする選択信号を与える。第２信号
はクリティカル・タイミングを生成するために用いられ
、タイミング制御信号に関連する固有のクロックのズレ
にかかわらず、ＤＲＡＭセルの所定の列をいつアクティ
ブにするかを正確に制御する。これらおよびその他の特
長および利点は、添付の図面と共に以下の詳細な説明に
より明かになる。
本発明により達成される。１つの例では、分散された解
読およびタイミング制御を具備する構造を有するＤＲＡ
Ｍと方法とが提供される。メモリ・セル・アレイの複数
の部分が結合されて、複数のアレイの行と列とを形成す
る。各メモリ・セル・アレイは複数の行と列のＤＲＡＭ
セルより構成される。メモリ・セル・アレイの部分に隣
接して第１手段が設けられる。第１手段は、アドレス入
力とタイミング制御信号とを受け取る。第１手段は、第
１部分解読信号と、解読およびタイミング制御情報を有
する第２信号とを与える。第１部分解読信号と第２信号
とは、所定の時間にメモリ・セル・アレイの所定の部分
をアドレス指定する。第２手段は各メモリ・セル・アレ
イに結合されて、第１部分解読信号と第２信号とを受け
取る。第２手段は、第１部分解読信号と第２信号とを解
読して、少なくとも１つのアレイ内の所定の列のＤＲＡ
Ｍセルをアクティブにする選択信号を与える。第２信号
はクリティカル・タイミングを生成するために用いられ
、タイミング制御信号に関連する固有のクロックのズレ
にかかわらず、ＤＲＡＭセルの所定の列をいつアクティ
ブにするかを正確に制御する。これらおよびその他の特
長および利点は、添付の図面と共に以下の詳細な説明に
より明かになる。
【０００５】
【実施例】図１には、４つのパーティション、すなわち
データ・ビット象限１２，１３，１４，１５と、全体ア
ドレス・デコーダ・タイミング制御論理部２０と、全体
行デコーダ論理ブロック２２，２４とを有するＤＲＡＭ
１０を示す。４つのデータ・ビット象限１２ないし１５
のそれぞれは、ＤＲＡＭセル・アレイ２６，２６’のよ
うな所定の数のＤＲＡＭセル・アレイと、局所デコーダ
部２８，２８’のような所定の数の局所デコーダとを有
する。全体アドレス・デコーダ・タイミング制御論理部
２０には、全体列アドレス・デコーダ３０のような所定
の数の全体列アドレス・デコーダと、全体タイミング制
御論理３４とが含まれる。
データ・ビット象限１２，１３，１４，１５と、全体ア
ドレス・デコーダ・タイミング制御論理部２０と、全体
行デコーダ論理ブロック２２，２４とを有するＤＲＡＭ
１０を示す。４つのデータ・ビット象限１２ないし１５
のそれぞれは、ＤＲＡＭセル・アレイ２６，２６’のよ
うな所定の数のＤＲＡＭセル・アレイと、局所デコーダ
部２８，２８’のような所定の数の局所デコーダとを有
する。全体アドレス・デコーダ・タイミング制御論理部
２０には、全体列アドレス・デコーダ３０のような所定
の数の全体列アドレス・デコーダと、全体タイミング制
御論理３４とが含まれる。
【０００６】全体アドレス・デコーダ・タイミング制御
論理部２０は、「アドレス入力」と記されているアドレ
ス入力を受け取るための第１入力と、「列アドレス・ス
トローブ」または「ＲＡＳ」と記されているタイミング
制御信号を受け取るための第２入力とを有する。ＲＡＳ
はさらに全体タイミング制御論理３４の入力に接続され
ている。全体タイミング制御論理３４は、「ＲＡＳ’」
と記されているタイミング制御信号を与えるための出力
を有している。
論理部２０は、「アドレス入力」と記されているアドレ
ス入力を受け取るための第１入力と、「列アドレス・ス
トローブ」または「ＲＡＳ」と記されているタイミング
制御信号を受け取るための第２入力とを有する。ＲＡＳ
はさらに全体タイミング制御論理３４の入力に接続され
ている。全体タイミング制御論理３４は、「ＲＡＳ’」
と記されているタイミング制御信号を与えるための出力
を有している。
【０００７】３０のような全体行アドレス・デコーダは
それぞれ、アドレス入力信号を受け取るための第１入力
と、全体タイミング制御論理３４の出力に接続されて、
タイミング制御信号ＲＡＳ’を受け取るための第２入力
とを有する。それぞれの全体行アドレス・デコーダは、
デコーダ３０のＤ１のような第１出力を有するが、これ
には「全体列ライン」と記されている所定数の全体列ア
ドレス信号が含まれる。この信号群は、象限１２，１５
のような２つの隣接する象限に接続される。それぞれの
全体列アドレス・デコーダはまた、デコーダ３０のＤ２
のような第２出力を有するが、これには所定数の全体列
アドレス信号と「ＲＡＳ”」（図１では表示されていな
い）と呼ばれるタイミング制御信号とが含まれ、これら
の信号はまとめて「全体行ラインおよびタイミング」と
記されており、これも象限１２，１５のような２つの隣
接する象限のそれぞれに接続されている。図１では全体
アドレス・デコーダは、メモリ内の２つの部分に解読信
号およびタイミング信号Ｄ１，Ｄ２を与えるように図示
されているが、各デコーダは１つの象限または２つ以上
の象限に信号を与えるように構築されてもよいことは明
かである。
それぞれ、アドレス入力信号を受け取るための第１入力
と、全体タイミング制御論理３４の出力に接続されて、
タイミング制御信号ＲＡＳ’を受け取るための第２入力
とを有する。それぞれの全体行アドレス・デコーダは、
デコーダ３０のＤ１のような第１出力を有するが、これ
には「全体列ライン」と記されている所定数の全体列ア
ドレス信号が含まれる。この信号群は、象限１２，１５
のような２つの隣接する象限に接続される。それぞれの
全体列アドレス・デコーダはまた、デコーダ３０のＤ２
のような第２出力を有するが、これには所定数の全体列
アドレス信号と「ＲＡＳ”」（図１では表示されていな
い）と呼ばれるタイミング制御信号とが含まれ、これら
の信号はまとめて「全体行ラインおよびタイミング」と
記されており、これも象限１２，１５のような２つの隣
接する象限のそれぞれに接続されている。図１では全体
アドレス・デコーダは、メモリ内の２つの部分に解読信
号およびタイミング信号Ｄ１，Ｄ２を与えるように図示
されているが、各デコーダは１つの象限または２つ以上
の象限に信号を与えるように構築されてもよいことは明
かである。
【０００８】各象限内では、２８のような局所列デコー
ダ部のそれぞれは、３０のような所定の全体列アドレス
・デコーダの第１出力を受け取るための第１入力と、３
０のような全体列アドレス・デコーダの第２出力を受け
取るための第２入力とを有する。
ダ部のそれぞれは、３０のような所定の全体列アドレス
・デコーダの第１出力を受け取るための第１入力と、３
０のような全体列アドレス・デコーダの第２出力を受け
取るための第２入力とを有する。
【０００９】図１の全体行デコーダ論理ブロック２２，
２４はそれぞれ、所定の行出力信号を解読、増幅するた
めの従来の解読論理（図示せず）と、増幅器（図示せず
）とを含む。全体行デコーダ論理ブロック２２，２４は
それぞれ、行データ情報を受け取るためデータ・ビット
象限１２ないし１５のそれぞれの複数の出力（図示せず
）のうち所定の１つに接続された複数の第１入力（図示
せず）のうちの１つと、従来のようにアドレス入力とタ
イミング制御とを受け取るため全体アドレス・デコーダ
・タイミング制御論理部２０の複数の出力（図示せず）
のうちの１つに接続された複数の第２入力（図示せず）
の１つとを有する。
２４はそれぞれ、所定の行出力信号を解読、増幅するた
めの従来の解読論理（図示せず）と、増幅器（図示せず
）とを含む。全体行デコーダ論理ブロック２２，２４は
それぞれ、行データ情報を受け取るためデータ・ビット
象限１２ないし１５のそれぞれの複数の出力（図示せず
）のうち所定の１つに接続された複数の第１入力（図示
せず）のうちの１つと、従来のようにアドレス入力とタ
イミング制御とを受け取るため全体アドレス・デコーダ
・タイミング制御論理部２０の複数の出力（図示せず）
のうちの１つに接続された複数の第２入力（図示せず）
の１つとを有する。
【００１０】動作中にＤＲＡＭ回路１０内で利用される
主なクリティカル・タイミング・チェーンは、ＲＡＳタ
イミング・チェーンと「行アドレス・ストローブ」（Ｃ
ＡＳ）タイミング・チェーン（図示せず）である。本発
明は、主としてＲＡＳタイミング・チェーンとその結果
得られるＤＲＡＭ回路１０の構造に関する。ＣＡＳタイ
ミング・チェーンと、行解読論理ブロック２２，２４と
は、ここではＤＲＡＭの動作全体をより分かりやすくす
るために参照しているに過ぎない。
主なクリティカル・タイミング・チェーンは、ＲＡＳタ
イミング・チェーンと「行アドレス・ストローブ」（Ｃ
ＡＳ）タイミング・チェーン（図示せず）である。本発
明は、主としてＲＡＳタイミング・チェーンとその結果
得られるＤＲＡＭ回路１０の構造に関する。ＣＡＳタイ
ミング・チェーンと、行解読論理ブロック２２，２４と
は、ここではＤＲＡＭの動作全体をより分かりやすくす
るために参照しているに過ぎない。
【００１１】図２のタイミング図は、図１のＤＲＡＭ１
０の動作を制御するために必要なタイミング信号を示す
。図２に示されるように、３０のような図１の各全体列
アドレス・デコーダに接続されているアドレス入力は、
デコーダ３０のような所定の全体列アドレス・デコーダ
によって選択的に解読される。さらに、全体タイミング
制御論理３４は、タイミング制御信号ＲＡＳに応答して
タイミング制御信号ＲＡＳ’を発生する。タイミング制
御信号ＲＡＳ’は、各全体列アドレス・デコーダに接続
されており、選択的に解読された列アドレス・デコーダ
３０をアクティブにする。選択的に解読された列アドレ
ス・デコーダ３０の第１および第２出力は、２８のよう
な、局所列デコーダ部の所定の１つに接続されており、
タイミング制御信号ＲＡＳ”に応答してさらに解読され
る。
０の動作を制御するために必要なタイミング信号を示す
。図２に示されるように、３０のような図１の各全体列
アドレス・デコーダに接続されているアドレス入力は、
デコーダ３０のような所定の全体列アドレス・デコーダ
によって選択的に解読される。さらに、全体タイミング
制御論理３４は、タイミング制御信号ＲＡＳに応答して
タイミング制御信号ＲＡＳ’を発生する。タイミング制
御信号ＲＡＳ’は、各全体列アドレス・デコーダに接続
されており、選択的に解読された列アドレス・デコーダ
３０をアクティブにする。選択的に解読された列アドレ
ス・デコーダ３０の第１および第２出力は、２８のよう
な、局所列デコーダ部の所定の１つに接続されており、
タイミング制御信号ＲＡＳ”に応答してさらに解読され
る。
【００１２】図３には、図１のＤＲＡＭ１０の一部分４
０を示す。部分４０は、ＤＲＡＭセル・アレイ２６，２
６’と、局所列デコーダ部２８，２８’と、それぞれの
相互接続部分との詳細図である。ＤＲＡＭセル・アレイ
２６，２６’は、それぞれ行データ検知増幅器論理４５
，４５’を有しており、各々がビット・セル４６，４６
’のようなＤＲＡＭビット・セルのアレイをそれぞれ有
している。局所列デコーダ部２８，２８’は、ワード・
ライン・デコーダ・ユニット４２，４２’と、制御論理
４３，４３’とをそれぞれ有している。デコーダ・ユニ
ット４２，４２’には、デコーダ・ドライバ４８，４８
’のような所定の数のワード・ライン・デコーダ・ドラ
イバが含まれる。また、局所列デコーダ部２８，２８’
はそれぞれ局所列アドレス／タイミング制御論理４３，
４３’を有する。
０を示す。部分４０は、ＤＲＡＭセル・アレイ２６，２
６’と、局所列デコーダ部２８，２８’と、それぞれの
相互接続部分との詳細図である。ＤＲＡＭセル・アレイ
２６，２６’は、それぞれ行データ検知増幅器論理４５
，４５’を有しており、各々がビット・セル４６，４６
’のようなＤＲＡＭビット・セルのアレイをそれぞれ有
している。局所列デコーダ部２８，２８’は、ワード・
ライン・デコーダ・ユニット４２，４２’と、制御論理
４３，４３’とをそれぞれ有している。デコーダ・ユニ
ット４２，４２’には、デコーダ・ドライバ４８，４８
’のような所定の数のワード・ライン・デコーダ・ドラ
イバが含まれる。また、局所列デコーダ部２８，２８’
はそれぞれ局所列アドレス／タイミング制御論理４３，
４３’を有する。
【００１３】ワード・ライン・デコーダ・ユニット４２
，４２’は、それぞれ図１の所定の全体列アドレス・デ
コーダ３０の第１出力を受け取るための第１入力を有し
、さらに局所列アドレス／タイミング制御論理４３，４
３’の制御出力をそれぞれ受け取るための第２入力を有
する。局所列アドレス／タイミング制御論理４３，４３
’は、それぞれ、図１の所定の全体列アドレス・デコー
ダ３０の第２出力に接続された入力を有する。
，４２’は、それぞれ図１の所定の全体列アドレス・デ
コーダ３０の第１出力を受け取るための第１入力を有し
、さらに局所列アドレス／タイミング制御論理４３，４
３’の制御出力をそれぞれ受け取るための第２入力を有
する。局所列アドレス／タイミング制御論理４３，４３
’は、それぞれ、図１の所定の全体列アドレス・デコー
ダ３０の第２出力に接続された入力を有する。
【００１４】図３のＤＲＡＭセル・アレイ２６，２６’
はそれぞれ、所定の数のＤＲＡＭビット・セル４６，４
６’より構成される。ＤＲＡＭビット・セルの各列は、
所定のワード・ライン・デコーダ・ドライバ４８，４８
’からの共通制御ワード・ライン出力を共有する。各行
のＤＲＡＭビット・セルは、行データ検知増幅器論理４
５または４５’のいずれかの複数の入力（図示せず）の
１つに共に接続される共通出力を共有する。行データ検
知増幅器論理４５，４５’は、それぞれ、図１の行解読
・検知増幅器論理ブロック２２，２４の第１入力（図示
せず）に接続された複数の出力を有する。
はそれぞれ、所定の数のＤＲＡＭビット・セル４６，４
６’より構成される。ＤＲＡＭビット・セルの各列は、
所定のワード・ライン・デコーダ・ドライバ４８，４８
’からの共通制御ワード・ライン出力を共有する。各行
のＤＲＡＭビット・セルは、行データ検知増幅器論理４
５または４５’のいずれかの複数の入力（図示せず）の
１つに共に接続される共通出力を共有する。行データ検
知増幅器論理４５，４５’は、それぞれ、図１の行解読
・検知増幅器論理ブロック２２，２４の第１入力（図示
せず）に接続された複数の出力を有する。
【００１５】図１も図３も、局所列デコーダ部２８，２
８’に対するＤＲＡＭセル・アレイ２６，２６’の物理
的な配置を示している。ＤＲＡＭセル・アレイ２６は、
２つの局所列デコーダ部２８，２８’の間に置かれる。 局所列デコーダ部は、各象限の２つの対向する外側の端
部に置かれるので、２６のような各セル・アレイは、２
つの対向辺部のそれぞれ（図３に示される左辺部と右辺
部）に２８，２８’のようなデコーダを有する。図３は
、各ワード・ライン・デコーダ・ドライバ４８，４８’
の個々のワード・ライン出力が、ＤＲＡＭビット・セル
４６，４６’のアレイにそれぞれ送られるインターリー
ブ（ｉｎｔｅｒｌｅａｖｅ）方式を表す。つまり、アレ
イ２６で、デコーダ・ドライバ４８，４８’が交互の列
を駆動する。ワード・ライン・デコーダ・ドライバ４８
，４８’それぞれの各出力は、２つの隣接するＤＲＡＭ
セル・アレイ２６，２６’のワード・ラインに接続し、
ＤＲＡＭセル・アレイ２６，２６’内の各隣接ワード・
ラインは交互にワード・ライン・デコーダ・ドライバ４
８，４８’に接続される。概して、同じワード・ライン
・デコーダ・ドライバ４８，４８’に２つの隣接するワ
ード・ラインが接続されることはない。
８’に対するＤＲＡＭセル・アレイ２６，２６’の物理
的な配置を示している。ＤＲＡＭセル・アレイ２６は、
２つの局所列デコーダ部２８，２８’の間に置かれる。 局所列デコーダ部は、各象限の２つの対向する外側の端
部に置かれるので、２６のような各セル・アレイは、２
つの対向辺部のそれぞれ（図３に示される左辺部と右辺
部）に２８，２８’のようなデコーダを有する。図３は
、各ワード・ライン・デコーダ・ドライバ４８，４８’
の個々のワード・ライン出力が、ＤＲＡＭビット・セル
４６，４６’のアレイにそれぞれ送られるインターリー
ブ（ｉｎｔｅｒｌｅａｖｅ）方式を表す。つまり、アレ
イ２６で、デコーダ・ドライバ４８，４８’が交互の列
を駆動する。ワード・ライン・デコーダ・ドライバ４８
，４８’それぞれの各出力は、２つの隣接するＤＲＡＭ
セル・アレイ２６，２６’のワード・ラインに接続し、
ＤＲＡＭセル・アレイ２６，２６’内の各隣接ワード・
ラインは交互にワード・ライン・デコーダ・ドライバ４
８，４８’に接続される。概して、同じワード・ライン
・デコーダ・ドライバ４８，４８’に２つの隣接するワ
ード・ラインが接続されることはない。
【００１６】動作中、ＤＲＡＭ１０は分散された解読お
よびタイミング制御を有する。図１の全体列アドレス・
デコーダ３０の２つの出力は、第１レベルの解読として
機能し、図１および図３に示される２８のような所定の
列アドレス・デコーダ部により解読される。図３の局所
列アドレス／タイミング制御論理４３，４３’は、図１
の全体列アドレス・デコーダ３０の第２出力をバッファ
する。図１の全体列アドレス・デコーダ３０の第２出力
には、タイミング制御信号ＲＡＳ”が含まれるので、図
３の局所列アドレス・タイミング制御論理４３，４３’
の出力は、４８，４８’のようなワード・ライン・デコ
ーダ・ドライバに対して、タイミング制御として機能す
ると共に、第２レベルの解読信号をそれぞれ与える。４
８，４８’のようなワード・ライン・デコーダ・ドライ
バは、図１の全体列アドレス・デコーダ３０の第１出力
と、局所列アドレス／タイミング制御論理４３，４３’
からそれぞれ来る第２レベルの解読信号とを解読して、
それに伴うクリティカル・タイミングを有する局所ワー
ド・ライン信号を発生する。２８のような局所列デコー
ダ部はそれぞれ、ＤＲＡＭアレイ１２ないし１５の各象
限全体に分散されているので、２８のような各々の局所
列デコーダ部は互いにずれた時点で、図１の全体列アド
レス・デコーダ３０の出力から全体列アドレスと全体ア
ドレス／タイミング制御信号とを受け取る。しかし、２
８のような局所列デコーダ部はそれぞれ、タイミング制
御信号ＲＡＳ”と全体アドレス信号とを受け取り、かつ
、タイミング制御信号ＲＡＳ”が各ＤＲＡＭセル・アレ
イのクリティカル・ワード・ライン信号の生成を制御す
るので、ＤＲＡＭダイのいろいろな部分で、互いにずれ
たタイミング信号ＲＡＳとその派生信号とを有すること
の影響が排除される。
よびタイミング制御を有する。図１の全体列アドレス・
デコーダ３０の２つの出力は、第１レベルの解読として
機能し、図１および図３に示される２８のような所定の
列アドレス・デコーダ部により解読される。図３の局所
列アドレス／タイミング制御論理４３，４３’は、図１
の全体列アドレス・デコーダ３０の第２出力をバッファ
する。図１の全体列アドレス・デコーダ３０の第２出力
には、タイミング制御信号ＲＡＳ”が含まれるので、図
３の局所列アドレス・タイミング制御論理４３，４３’
の出力は、４８，４８’のようなワード・ライン・デコ
ーダ・ドライバに対して、タイミング制御として機能す
ると共に、第２レベルの解読信号をそれぞれ与える。４
８，４８’のようなワード・ライン・デコーダ・ドライ
バは、図１の全体列アドレス・デコーダ３０の第１出力
と、局所列アドレス／タイミング制御論理４３，４３’
からそれぞれ来る第２レベルの解読信号とを解読して、
それに伴うクリティカル・タイミングを有する局所ワー
ド・ライン信号を発生する。２８のような局所列デコー
ダ部はそれぞれ、ＤＲＡＭアレイ１２ないし１５の各象
限全体に分散されているので、２８のような各々の局所
列デコーダ部は互いにずれた時点で、図１の全体列アド
レス・デコーダ３０の出力から全体列アドレスと全体ア
ドレス／タイミング制御信号とを受け取る。しかし、２
８のような局所列デコーダ部はそれぞれ、タイミング制
御信号ＲＡＳ”と全体アドレス信号とを受け取り、かつ
、タイミング制御信号ＲＡＳ”が各ＤＲＡＭセル・アレ
イのクリティカル・ワード・ライン信号の生成を制御す
るので、ＤＲＡＭダイのいろいろな部分で、互いにずれ
たタイミング信号ＲＡＳとその派生信号とを有すること
の影響が排除される。
【００１７】図３の２８，２８’のような局所列デコー
ダ部に具現される、上記の第２レベルの解読と、上述の
局所ワード・ラインをインターリーブして送る方法とに
よって、２８，２８’のような局所列デコーダ部のそれ
ぞれの所定の出力から４６，４６’のようなＤＲＡＭビ
ット・セルの所定の列にそれぞれ接続する第１レベルま
たは低レベルの相互接続の物理的寸法が、全体列アドレ
ス相互接続信号よりもかなり小さくすることが可能にな
る。局所列デコーダ部２８，２８’は、１ピッチ４個の
ＤＲＡＭビット・セルにそれぞれ内蔵される。言い換え
れば、図３において、ワード・ライン・デコーダ・ドラ
イバ４８は、４列分のビット・セルに等しい長さを持つ
。図示されたピッチにより、全体列アドレス信号と、全
体アドレス／タイミング制御信号とは、それぞれ、低レ
ベルの相互接続の約４倍のピッチを持つことができる。 全体アドレス・ラインまたは導体は、局所ワード・ライ
ン幅に必要なものよりも大きくすることができるので、
全体アドレス・ラインの抵抗は最小限に抑えられ、それ
によってメモリ内のアドレス信号の伝達に伴う信号遅延
も最小になる。全体アドレス・ラインは物理的に局所ワ
ード・ラインの上、すなわち物理的により高いレベルに
位置しているので、全体アドレス・ラインは高レベルの
相互接続と関連している。高レベルの相互接続のピッチ
が大きくなると、半導体の製造工程はより安価で信頼性
の高いものとなる。低レベルの相互接続の物理的寸法が
かなり小さくなることにより、全体列アドレス相互接続
ラインを小さくすることを必要とせずに、ＤＲＡＭセル
・アレイ内のＤＲＡＭビット・セルの高密度化が可能に
なる。半導体製造工程において高密度化を図るためＤＲ
ＡＭビット・セルの製造に垂直集積法を利用する場合に
は、ＤＲＡＭ１０のこの特徴はさらに意義のあるものと
なる。その主な理由は、垂直集積による製造工程では、
局所列デコーダ部２８，２８’とＤＲＡＭビット・セル
とが作られる低レベルの相互接続と、信号が送られる高
レベルの相互接続との間の縦方向の寸法が大きくなるた
めである。半導体製造における主な難点は、垂直方向の
寸法が大きくなった相互接続レベル間にコンタクトを作
ることであるので、高レベルの相互接続を低レベルの相
互接続よりも物理的に大きくすることにより、このコン
タクトの問題はかなり緩和される。局所列デコーダ部２
８，２８’内の第２レベルの解読とインターリーブした
ワード・ラインの送出との組み合わせにより、半導体の
製造はより安価で信頼性の高いものになる。
ダ部に具現される、上記の第２レベルの解読と、上述の
局所ワード・ラインをインターリーブして送る方法とに
よって、２８，２８’のような局所列デコーダ部のそれ
ぞれの所定の出力から４６，４６’のようなＤＲＡＭビ
ット・セルの所定の列にそれぞれ接続する第１レベルま
たは低レベルの相互接続の物理的寸法が、全体列アドレ
ス相互接続信号よりもかなり小さくすることが可能にな
る。局所列デコーダ部２８，２８’は、１ピッチ４個の
ＤＲＡＭビット・セルにそれぞれ内蔵される。言い換え
れば、図３において、ワード・ライン・デコーダ・ドラ
イバ４８は、４列分のビット・セルに等しい長さを持つ
。図示されたピッチにより、全体列アドレス信号と、全
体アドレス／タイミング制御信号とは、それぞれ、低レ
ベルの相互接続の約４倍のピッチを持つことができる。 全体アドレス・ラインまたは導体は、局所ワード・ライ
ン幅に必要なものよりも大きくすることができるので、
全体アドレス・ラインの抵抗は最小限に抑えられ、それ
によってメモリ内のアドレス信号の伝達に伴う信号遅延
も最小になる。全体アドレス・ラインは物理的に局所ワ
ード・ラインの上、すなわち物理的により高いレベルに
位置しているので、全体アドレス・ラインは高レベルの
相互接続と関連している。高レベルの相互接続のピッチ
が大きくなると、半導体の製造工程はより安価で信頼性
の高いものとなる。低レベルの相互接続の物理的寸法が
かなり小さくなることにより、全体列アドレス相互接続
ラインを小さくすることを必要とせずに、ＤＲＡＭセル
・アレイ内のＤＲＡＭビット・セルの高密度化が可能に
なる。半導体製造工程において高密度化を図るためＤＲ
ＡＭビット・セルの製造に垂直集積法を利用する場合に
は、ＤＲＡＭ１０のこの特徴はさらに意義のあるものと
なる。その主な理由は、垂直集積による製造工程では、
局所列デコーダ部２８，２８’とＤＲＡＭビット・セル
とが作られる低レベルの相互接続と、信号が送られる高
レベルの相互接続との間の縦方向の寸法が大きくなるた
めである。半導体製造における主な難点は、垂直方向の
寸法が大きくなった相互接続レベル間にコンタクトを作
ることであるので、高レベルの相互接続を低レベルの相
互接続よりも物理的に大きくすることにより、このコン
タクトの問題はかなり緩和される。局所列デコーダ部２
８，２８’内の第２レベルの解読とインターリーブした
ワード・ラインの送出との組み合わせにより、半導体の
製造はより安価で信頼性の高いものになる。
【００１８】以上、構造上の特性を組み合わせたＤＲＡ
Ｍが提供されたことは明かである。これらの特徴には、
ＤＲＡＭセルのアレイ全体に分散された局所列デコーダ
とクリティカル・タイミング制御論理とを備えることが
含まれる。各局所列デコーダは、第２レベルの列アドレ
ス解読を有し、各局所列デコーダの局所ワード・ライン
信号出力がインターリーブされる。これらの構造的な特
徴を組み合わせることにより、高信頼性・低製造コスト
の高密度ＤＲＡＭ回路の半導体製造が可能になる。
Ｍが提供されたことは明かである。これらの特徴には、
ＤＲＡＭセルのアレイ全体に分散された局所列デコーダ
とクリティカル・タイミング制御論理とを備えることが
含まれる。各局所列デコーダは、第２レベルの列アドレ
ス解読を有し、各局所列デコーダの局所ワード・ライン
信号出力がインターリーブされる。これらの構造的な特
徴を組み合わせることにより、高信頼性・低製造コスト
の高密度ＤＲＡＭ回路の半導体製造が可能になる。
【００１９】本発明の原理を解説してきたが、この説明
は一例に過ぎず、本発明の範囲を制限するものでないこ
とは、当業者には明らかである。たとえば、説明された
４個のＤＲＡＭアレイ象限の寸法または数を増減しても
よい。ＲＡＳ制御信号のズレの影響を小さくするために
、解読論理とクリティカル・タイミング制御論理の両方
を分散することは、ＤＲＡＭ回路内のＣＡＳ制御信号や
その他のクリティカル・タイミング信号にも適用するこ
とができる。ＲＡＳタイミング制御信号の論理検知は、
負の論理を用いても実現することができる。ここで教示
されたアドレス入力信号のためのエンコーダとデコーダ
の数は、必要に応じて変えることができる。従って、添
付の請求項により、本発明の精神と範囲に含まれる発明
のすべての修正を包括するものとする。
は一例に過ぎず、本発明の範囲を制限するものでないこ
とは、当業者には明らかである。たとえば、説明された
４個のＤＲＡＭアレイ象限の寸法または数を増減しても
よい。ＲＡＳ制御信号のズレの影響を小さくするために
、解読論理とクリティカル・タイミング制御論理の両方
を分散することは、ＤＲＡＭ回路内のＣＡＳ制御信号や
その他のクリティカル・タイミング信号にも適用するこ
とができる。ＲＡＳタイミング制御信号の論理検知は、
負の論理を用いても実現することができる。ここで教示
されたアドレス入力信号のためのエンコーダとデコーダ
の数は、必要に応じて変えることができる。従って、添
付の請求項により、本発明の精神と範囲に含まれる発明
のすべての修正を包括するものとする。
【図１】本発明によるＤＲＡＭ構造のブロック図である
。
。
【図２】図１のＤＲＡＭに関連する制御タイミングのタ
イミング図である。
イミング図である。
【図３】図１のＤＲＡＭの部分のブロック図である。
１０ ＤＲＡＭ
１２，１３，１４，１５ 象限
２０ 全体アドレス・デコーダ・タイミング制御論理
部２２，２４ 全体デコーダ論理ブロック２６，２６
’ ＤＲＡＭセル・アレイ２８，２８’ 局所デコ
ーダ部 ３０ 全体列アドレス・デコーダ ３４ 全体タイミング制御論理
部２２，２４ 全体デコーダ論理ブロック２６，２６
’ ＤＲＡＭセル・アレイ２８，２８’ 局所デコ
ーダ部 ３０ 全体列アドレス・デコーダ ３４ 全体タイミング制御論理
Claims (1)
- 【請求項１】 分散されたアドレス解読およびタイミ
ング制御を有するＤＲＡＭ構造であって：ＤＲＡＭセル
の複数のアレイの行と列とから成るメモリ・セル・アレ
イ（２６，２６’）の複数の部分（１２，１３，１４，
１５）；メモリ・セル・アレイの部分に隣接して配置さ
れる第１手段（２０）であって、アドレス入力とタイミ
ング制御信号とを受け取り、部分解読信号と、解読およ
びタイミング制御情報の両方を有する第２信号とを与え
る第１手段であって、該部分解読信号と第２信号とが所
定の時間にメモリ・セル・アレイの所定部分をアドレス
指定するところの第１手段（２０）；および各メモリ・
セル・アレイに結合されて、部分解読信号と第２信号と
を受け取り、該部分解読信号と第２信号とを解読して、
少なくとも１つのアレイ内のＤＲＡＭセルの所定の列を
アクティブにするための選択信号を与え、また、第２信
号を用いてクリティカル・タイミングを生成して、タイ
ミング制御信号に伴う固有のクロックのズレ（ｓｋｅｗ
）にもかかわらず、ＤＲＡＭセルの所定の列をいつアク
ティブにするかを正確に制御する、第２手段（２８，２
８’）；によって構成されることを特徴とするＤＲＡＭ
構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/632,695 US5159572A (en) | 1990-12-24 | 1990-12-24 | DRAM architecture having distributed address decoding and timing control |
| US632695 | 1990-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302894A true JPH04302894A (ja) | 1992-10-26 |
| JP3679421B2 JP3679421B2 (ja) | 2005-08-03 |
Family
ID=24536542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35554591A Expired - Lifetime JP3679421B2 (ja) | 1990-12-24 | 1991-12-24 | 分散されたアドレス解読およびタイミング制御機能を有するメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5159572A (ja) |
| JP (1) | JP3679421B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3112020B2 (ja) * | 1990-06-18 | 2000-11-27 | 株式会社日立製作所 | ダイナミックｒａｍ制御回路 |
| KR950000275B1 (ko) * | 1992-05-06 | 1995-01-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 컬럼 리던던시 |
| US5323360A (en) * | 1993-05-03 | 1994-06-21 | Motorola Inc. | Localized ATD summation for a memory |
| US5701270A (en) * | 1994-05-09 | 1997-12-23 | Cirrus Logic, Inc. | Single chip controller-memory device with interbank cell replacement capability and a memory architecture and methods suitble for implementing the same |
| US5473573A (en) * | 1994-05-09 | 1995-12-05 | Cirrus Logic, Inc. | Single chip controller-memory device and a memory architecture and methods suitable for implementing the same |
| EP0804785A2 (en) * | 1994-12-06 | 1997-11-05 | Cirrus Logic, Inc. | Circuits, systems and methods for controlling the display of blocks of data on a display screen |
| US5598374A (en) * | 1995-07-14 | 1997-01-28 | Cirrus Logic, Inc. | Pipeland address memories, and systems and methods using the same |
| US6184928B1 (en) | 1997-04-30 | 2001-02-06 | Eastman Kodak Company | Method and apparatus for split shift register addressing |
| US6009501A (en) * | 1997-06-18 | 1999-12-28 | Micron Technology, Inc. | Method and apparatus for local control signal generation in a memory device |
| US6032220A (en) * | 1997-07-18 | 2000-02-29 | Micron Technology, Inc. | Memory device with dual timing and signal latching control |
| US5999463A (en) * | 1997-07-21 | 1999-12-07 | Samsung Electronics Co., Ltd. | Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks |
| US6414898B1 (en) * | 2001-01-16 | 2002-07-02 | Taiwan Semiconductor Manufacturing Company | Method to reduce peak current for RAS cycle sensing in DRAM using non-multiplexed row and column addresses to avoid damage to battery |
| US7088604B2 (en) * | 2001-03-15 | 2006-08-08 | Micron Technology, Inc. | Multi-bank memory |
| US7110319B2 (en) * | 2004-08-27 | 2006-09-19 | Micron Technology, Inc. | Memory devices having reduced coupling noise between wordlines |
| US8130528B2 (en) * | 2008-08-25 | 2012-03-06 | Sandisk 3D Llc | Memory system with sectional data lines |
| US8279650B2 (en) | 2009-04-20 | 2012-10-02 | Sandisk 3D Llc | Memory system with data line switching scheme |
| DE102021109480A1 (de) * | 2020-12-14 | 2022-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Speichervorrichtung |
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| JPH02177192A (ja) * | 1988-12-22 | 1990-07-10 | Richard C Foss | ダイナミック型半導体記憶装置 |
| JPH02246149A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体集積回路装置とその欠陥救済法 |
| JPH03273593A (ja) * | 1990-03-22 | 1991-12-04 | Nec Corp | 半導体メモリ |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
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| JPS60115094A (ja) * | 1983-11-16 | 1985-06-21 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
| JP2511910B2 (ja) * | 1986-11-11 | 1996-07-03 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6457495A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Semiconductor memory device |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
-
1990
- 1990-12-24 US US07/632,695 patent/US5159572A/en not_active Expired - Lifetime
-
1991
- 1991-12-24 JP JP35554591A patent/JP3679421B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US5159572A (en) | 1992-10-27 |
| JP3679421B2 (ja) | 2005-08-03 |
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