JPH03273782A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
- Publication number
- JPH03273782A JPH03273782A JP2073028A JP7302890A JPH03273782A JP H03273782 A JPH03273782 A JP H03273782A JP 2073028 A JP2073028 A JP 2073028A JP 7302890 A JP7302890 A JP 7302890A JP H03273782 A JPH03273782 A JP H03273782A
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- Japan
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- time axis
- time
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ビデオ・テープ・レコーダ（Ｖ Ｔ Ｒ）な
どの再生信号に含まれる時間軸変動を補正するために用
いられる時間軸補正装置に関するものである。
どの再生信号に含まれる時間軸変動を補正するために用
いられる時間軸補正装置に関するものである。
従来の技術
一般にＶＴＲでは、ヘッド・ドラムシリンダの回転速度
のむらなどにより、再生信号中に時間軸変動が発生する
。この時間軸変動は、色信号の場合位相変動などになり
、画質劣化を引き起こす要因となる。この時間軸変動に
起因する画質劣化を改善する手段として、時間軸補正装
置（あるいは、タイム・ベース・コレクタ）が用いられ
る（例えば、「時間軸変動とその補正方法」 小西他
テレビシロン学会誌 ４９５〜５０３頁 第３巻第６号
１９８１年）。
のむらなどにより、再生信号中に時間軸変動が発生する
。この時間軸変動は、色信号の場合位相変動などになり
、画質劣化を引き起こす要因となる。この時間軸変動に
起因する画質劣化を改善する手段として、時間軸補正装
置（あるいは、タイム・ベース・コレクタ）が用いられ
る（例えば、「時間軸変動とその補正方法」 小西他
テレビシロン学会誌 ４９５〜５０３頁 第３巻第６号
１９８１年）。
以下、図面を参照しながら、従来の時間軸補正装置の一
例について説明する。
例について説明する。
第６図は従来の時間軸補正装置の要部構成を示すブロッ
ク図である。第６図において、端子１０１からＶＴＲの
再生映像信号が入力され、ＡＤ変換器１０２とＰＬＬ回
路１０４に入力される。
ク図である。第６図において、端子１０１からＶＴＲの
再生映像信号が入力され、ＡＤ変換器１０２とＰＬＬ回
路１０４に入力される。
ＰＬＬ回路１０４において、入力映像信号中の同期信号
あるいはカラーバースト信号の位相に同期したクロック
を発生する。このクロックは、たとえば１３．５ＭＨｚ
や色副搬送波の４倍の周波数とし、ＡＤ変換器１０２お
よびメモリ１０３に入力される。ＰＬＬ回路１０４から
発生するクロックは、１水平開期期間ごとの時間軸変動
成分を保存するので、入力映像信号の時間軸変動に合わ
せて変動する。第７図（ａ）にその様子を示す。実線で
示される時間軸変動（位相変動）に対し破線で示される
位相変動を持つクロックがＰＬＬ回路１０４から発生す
る。
あるいはカラーバースト信号の位相に同期したクロック
を発生する。このクロックは、たとえば１３．５ＭＨｚ
や色副搬送波の４倍の周波数とし、ＡＤ変換器１０２お
よびメモリ１０３に入力される。ＰＬＬ回路１０４から
発生するクロックは、１水平開期期間ごとの時間軸変動
成分を保存するので、入力映像信号の時間軸変動に合わ
せて変動する。第７図（ａ）にその様子を示す。実線で
示される時間軸変動（位相変動）に対し破線で示される
位相変動を持つクロックがＰＬＬ回路１０４から発生す
る。
このクロックを用いて、入力映像信号は、ＡＤ変換器１
０２でディジタル信号に変換され、同時に、メモリ１０
３に書き込まれる。この書き込み動作により時間軸変動
が除去される。
０２でディジタル信号に変換され、同時に、メモリ１０
３に書き込まれる。この書き込み動作により時間軸変動
が除去される。
また、ＰＬＬ回路１０４において、クロックの位相を合
わせるのが１水平開期期間ごとであるので、ＰＬＬ回路
１０４内の位相比較器の位相誤差は、ｌＨ前の位相との
差を表すことになる。第７図（ｂ）にその位相誤差の様
子を示す。この位相誤差はベロシティ−エラー制御回路
１０５に入力される。
わせるのが１水平開期期間ごとであるので、ＰＬＬ回路
１０４内の位相比較器の位相誤差は、ｌＨ前の位相との
差を表すことになる。第７図（ｂ）にその位相誤差の様
子を示す。この位相誤差はベロシティ−エラー制御回路
１０５に入力される。
ベロシティ−エラー制御回路１０５において、ｌＨ毎の
位相誤差を直線近似（１次ホールド）等の処理を行われ
、位相変調器ｌＯ６に入力される。
位相誤差を直線近似（１次ホールド）等の処理を行われ
、位相変調器ｌＯ６に入力される。
第７図（Ｃ）に直線近似した場合の例を示す。位相変調
器１０６において、基準信号発生器１０７から出力され
る時間軸変動のない正確なりロックを位相変調してメモ
リ１０３とＤＡ変換器１０８に入力する。
器１０６において、基準信号発生器１０７から出力され
る時間軸変動のない正確なりロックを位相変調してメモ
リ１０３とＤＡ変換器１０８に入力する。
この位相変調器１０６から出力されるクロックによりメ
モリ１０３からディジタル信号を読み出し、ＤＡ変換器
１０８でＤＡ変換し、ベロシティ−エラーを補正したア
ナログ映像信号に変換される。
モリ１０３からディジタル信号を読み出し、ＤＡ変換器
１０８でＤＡ変換し、ベロシティ−エラーを補正したア
ナログ映像信号に変換される。
発明が解決しようとする課題
しかしながら上記従来の構成では、ベロシティ−エラー
を補正するためにＤＡ変換器のクロックを揺らすため、
メモリの出力データは時間軸変動を含んだ状態である。
を補正するためにＤＡ変換器のクロックを揺らすため、
メモリの出力データは時間軸変動を含んだ状態である。
このため、たとえばフレーム方向に対する３次元ディジ
タル信号処理を行おうとした場合、うまくフレーム差信
号が得られないなどの不都合が生じる。
タル信号処理を行おうとした場合、うまくフレーム差信
号が得られないなどの不都合が生じる。
本発明は上記従来の問題点を解決するもので、従来の時
間軸補正装置とは異なり、一定のサンプリング周期で、
時間軸変動のないディジタル信号が得られる時間軸補正
装置を提供することを目的とする。
間軸補正装置とは異なり、一定のサンプリング周期で、
時間軸変動のないディジタル信号が得られる時間軸補正
装置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の時間軸補正装置は、
入力信号を一定の時間間隔で標本化しディジタル信号に
変換するＡＤ変換器と、ＡＤ変換器によって得られたデ
ィジタル信号を一時蓄えるメモリと、ＡＤ変換器によっ
て得たディジタル信号の時間軸誤差を検出し時間軸誤差
情報として出力する時間軸誤差検出手段と、メモリの出
力のディジタル信号から時間軸誤差情報に基づいて信号
振幅を補間して基準の時間軸を有するディジタル信号を
得る補間手段と、補間手段の出力信号を一定の時間間隔
でアナログ信号に変換するＤＡ変換器との構成を有して
いる。
入力信号を一定の時間間隔で標本化しディジタル信号に
変換するＡＤ変換器と、ＡＤ変換器によって得られたデ
ィジタル信号を一時蓄えるメモリと、ＡＤ変換器によっ
て得たディジタル信号の時間軸誤差を検出し時間軸誤差
情報として出力する時間軸誤差検出手段と、メモリの出
力のディジタル信号から時間軸誤差情報に基づいて信号
振幅を補間して基準の時間軸を有するディジタル信号を
得る補間手段と、補間手段の出力信号を一定の時間間隔
でアナログ信号に変換するＤＡ変換器との構成を有して
いる。
作用
本発明は上記した構成により、一定の時間間隔で標本化
した映像信号に含まれる時間軸変動を、クロックを揺ら
すことなく補正する。
した映像信号に含まれる時間軸変動を、クロックを揺ら
すことなく補正する。
実施例
以下、本発明の一実施例の時間軸補正装置について、図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の一実施例における時間軸補正装置の要
部構成を示すブロック図である。第１図において、端子
１からＶＴＲ等の再生映像信号が入力され、ＡＤ変換器
２に入力される。ＡＤ変換器２において、基準信号発生
器７から出力された一定周期のクロックでディジタル信
号に変換される。ＡＤ変換器２の出力は同期信号検出器
４に入力され、同期信号が検出される。同期信号検出器
４の出力の同期検出信号は、書込制御回路５に入力され
る。
部構成を示すブロック図である。第１図において、端子
１からＶＴＲ等の再生映像信号が入力され、ＡＤ変換器
２に入力される。ＡＤ変換器２において、基準信号発生
器７から出力された一定周期のクロックでディジタル信
号に変換される。ＡＤ変換器２の出力は同期信号検出器
４に入力され、同期信号が検出される。同期信号検出器
４の出力の同期検出信号は、書込制御回路５に入力され
る。
書込制御回路５は、基準信号発生器７の出力のクロック
によってメモリ３に書込アドレスを出力する。書込制御
回路５において、同期信号検出信号が入力されたときメ
モリの書込アドレスをリセットする。つまり、同期信号
が検出される度に１Ｈメモリの先頭から書き込むように
する。たとえば、メモリ３が第４図（Ｃ）に示すように
１Ｈ十αの容量を持つ３つのラインメモリから成り、各
々のラインメモリの先頭アドレスが００００．１０００
．２０００とする。第４図（ａ）に示すように映像信号
が入力されたとき、同図（ｂ）に示すように同期検出信
号が同期信号検出器４より出力され、それを受は書込制
御回路５の出力の書込アドレスはクリアされ、次のライ
ンメモリの先頭アドレスに移る。
によってメモリ３に書込アドレスを出力する。書込制御
回路５において、同期信号検出信号が入力されたときメ
モリの書込アドレスをリセットする。つまり、同期信号
が検出される度に１Ｈメモリの先頭から書き込むように
する。たとえば、メモリ３が第４図（Ｃ）に示すように
１Ｈ十αの容量を持つ３つのラインメモリから成り、各
々のラインメモリの先頭アドレスが００００．１０００
．２０００とする。第４図（ａ）に示すように映像信号
が入力されたとき、同図（ｂ）に示すように同期検出信
号が同期信号検出器４より出力され、それを受は書込制
御回路５の出力の書込アドレスはクリアされ、次のライ
ンメモリの先頭アドレスに移る。
一方、ＡＤ変換器２の出力は時間軸誤差検出手段６に入
力される。以下、第３図および第５図を用いて時間軸誤
差検出手段６の説明を行う。
力される。以下、第３図および第５図を用いて時間軸誤
差検出手段６の説明を行う。
同期信号検出器４の出力は端子５１より時間軸誤差演算
回路５２に入力される。また、端子５０からは、ＡＤ変
換器２の出力のディジタル信号が入力される。時間軸誤
差演算回路５２において、同期信号が検出されたときに
カラーバースト信号あるいは水平同期信号のいずれかか
ら１クロツク以下の時間軸変動を検出する。この時間軸
変動をＥｌとし、その様子を第５図に示す。このＥｌと
ＩＨデイレイ５３の出力の１Ｈ前の時間軸変動Ｅｉｌと
がベロシティ−エラー検出器５４に入力される。
回路５２に入力される。また、端子５０からは、ＡＤ変
換器２の出力のディジタル信号が入力される。時間軸誤
差演算回路５２において、同期信号が検出されたときに
カラーバースト信号あるいは水平同期信号のいずれかか
ら１クロツク以下の時間軸変動を検出する。この時間軸
変動をＥｌとし、その様子を第５図に示す。このＥｌと
ＩＨデイレイ５３の出力の１Ｈ前の時間軸変動Ｅｉｌと
がベロシティ−エラー検出器５４に入力される。
一方、カウンタ５６において、端子５５から入力される
クロックと端子５１から入力される同期検出信号とを用
いて、Ｅ９が検出されてからＥｌが検出されるまでのク
ロックをカウントして、そのカウント値ｋをベロシティ
−エラー検出器５４に入力する。ベロシティ−エラー検
出器５４において、この時間におよびＥｌｌ、Ｅｌを用
いて、このＩＨの時間Ｈεを以下の式で求める。
クロックと端子５１から入力される同期検出信号とを用
いて、Ｅ９が検出されてからＥｌが検出されるまでのク
ロックをカウントして、そのカウント値ｋをベロシティ
−エラー検出器５４に入力する。ベロシティ−エラー検
出器５４において、この時間におよびＥｌｌ、Ｅｌを用
いて、このＩＨの時間Ｈεを以下の式で求める。
Ｈｉ：＝（Ｉ Ｅｌｌ）＋に＋Ｅ＋
そして、正確な１Ｈの時間Ｈ１１に対するＨＥの時間か
ら時間軸誤差ＴＥが求められ、ベロシティ−エラー検出
器５４から検出される。
ら時間軸誤差ＴＥが求められ、ベロシティ−エラー検出
器５４から検出される。
ＴＥ＝Ｈ１１Ｈε
このＴ、とＥ９は各々デイレイ５７．５８に入力され、
メモリ３からのデータの読み出しのタイミングに合わせ
た遅延を受ける。その後、割算器６０゜加算器６１．６
３およびフリップフロップ６２に０ より次式の処理が行われて時間軸誤差情報ＥＯＵＴが求
められる。
メモリ３からのデータの読み出しのタイミングに合わせ
た遅延を受ける。その後、割算器６０゜加算器６１．６
３およびフリップフロップ６２に０ より次式の処理が行われて時間軸誤差情報ＥＯＵＴが求
められる。
ＥＯＩＩＴ ＝ Ｅｅ ＋ （ＴＥ／ ８５８ ） Ｘ
ｉただし、ｉはＯ〜８５８の値を取りラインメモリの
先頭アドレスのとき０とするが、実際は加算器６１、フ
リップフロップ６２からなる積分器の構成で実現できる
。また、上式の定数８５８はクロック周波数を１３．５
ＭＨｚとした場合の１Ｈのクロック数である。
ｉただし、ｉはＯ〜８５８の値を取りラインメモリの
先頭アドレスのとき０とするが、実際は加算器６１、フ
リップフロップ６２からなる積分器の構成で実現できる
。また、上式の定数８５８はクロック周波数を１３．５
ＭＨｚとした場合の１Ｈのクロック数である。
上記時間軸誤差情報Ｅ ｏｕｒは、端子６４から出力さ
れ、補間手段９に入力される。
れ、補間手段９に入力される。
また、メモリ３において読出制御回路８から出力される
読出アドレスによって順次補間手段９に入力される。読
出制御回路８は基準信号発生器７より出力されるクロッ
クで続出アドレスを発生する。たとえば、クロック周波
数を１３．５ＭＨｚとした場合、ＩＨは８５８サンプル
となるため、８５８データを読み出した後、アドレスを
次のラインメモリの先頭アドレスにリセットする。
読出アドレスによって順次補間手段９に入力される。読
出制御回路８は基準信号発生器７より出力されるクロッ
クで続出アドレスを発生する。たとえば、クロック周波
数を１３．５ＭＨｚとした場合、ＩＨは８５８サンプル
となるため、８５８データを読み出した後、アドレスを
次のラインメモリの先頭アドレスにリセットする。
補間手段９に入力されたメモリ３からの出力は、１１−
時間軸誤差検出手段６によって得られた時間軸誤差情報
に基づき入力信号の振幅を補間して出力する。
に基づき入力信号の振幅を補間して出力する。
補間手段９の原理を簡単に説明する。任意の時刻ｔにお
ける補間手段９の出力ｖ （ｔ）は、その近傍の標本値
ｖ （ｋＴ）より次式で求められる。
ける補間手段９の出力ｖ （ｔ）は、その近傍の標本値
ｖ （ｋＴ）より次式で求められる。
ｖ （ｔ） ＝Σｖ （ｋＴ） ・ ｓ （
ｔ−ｋＴ）ｋ＝−ｎ ここで、Ｔはサンプリング間隔、５（ｔ）は補間関数で
あり、たとえばコサインロールオフＬＰＦのインパルス
応答とする。以下、第２図に示す補間手段９の一構成例
にそって説明する。
ｔ−ｋＴ）ｋ＝−ｎ ここで、Ｔはサンプリング間隔、５（ｔ）は補間関数で
あり、たとえばコサインロールオフＬＰＦのインパルス
応答とする。以下、第２図に示す補間手段９の一構成例
にそって説明する。
第２図は、−例として補間する時刻に対して近傍の４サ
ンプルから補間する場合を示しである。
ンプルから補間する場合を示しである。
メモリ３から入力された信号はシフトレジスタ３２に入
力され、１クロツク前の信号はフリップフロップ４３〜
４９に順次送られる。・このシフトレジスタ３２から４
クロック分のデータを１組として、複数組のデータがセ
レクタ３３に入力される。
力され、１クロツク前の信号はフリップフロップ４３〜
４９に順次送られる。・このシフトレジスタ３２から４
クロック分のデータを１組として、複数組のデータがセ
レクタ３３に入力される。
２
また、端子３４から時間軸誤差検出手段６の出力の時間
軸誤差情報が入力され、時間軸誤差処理回路３５に入力
される。時間軸誤差処理回路３５において、クロック単
位の時間軸誤差と１クロック時間以下の時間軸誤差とに
分ける。なお、ここでいうクロックは標本化の際用いら
れたクロックを意味する。クロック単位の時間軸誤差は
セレクタ３３に入力され、その情報に基づいてセレクタ
３３から１組のデータを出力する。このセレクタ３３で
選択されたデータは乗算器３７〜４０に各々入力される
。
軸誤差情報が入力され、時間軸誤差処理回路３５に入力
される。時間軸誤差処理回路３５において、クロック単
位の時間軸誤差と１クロック時間以下の時間軸誤差とに
分ける。なお、ここでいうクロックは標本化の際用いら
れたクロックを意味する。クロック単位の時間軸誤差は
セレクタ３３に入力され、その情報に基づいてセレクタ
３３から１組のデータを出力する。このセレクタ３３で
選択されたデータは乗算器３７〜４０に各々入力される
。
一方、時間軸誤差処理回路３５の出力の１クロック時間
以下の時間軸誤差は、係数発生器３６に入力される。係
数発生器３６では、入力された１クロック時間以下の時
間軸誤差に基づいて補間するためのインパルス応答の係
数を発生して、乗算器３７〜４０に入力される。
以下の時間軸誤差は、係数発生器３６に入力される。係
数発生器３６では、入力された１クロック時間以下の時
間軸誤差に基づいて補間するためのインパルス応答の係
数を発生して、乗算器３７〜４０に入力される。
乗算器３７〜４０において、データと係数が掛は合わさ
れ、加算器４１に出力される。加算器４１において、乗
算器３７〜４０の出力の和が求められ、補間手段９の出
力として端子４２から出力される。
れ、加算器４１に出力される。加算器４１において、乗
算器３７〜４０の出力の和が求められ、補間手段９の出
力として端子４２から出力される。
この結果、補間手段９から出力された信号は基準の時間
軸を有する信号となる。
軸を有する信号となる。
補間手段９の出力はＤＡ変換器１０に入力されて、基準
信号発生器７の出力の一定時間間隔のクロックでアナロ
グ信号に変換され、時間軸変動の補正された信号として
端子１１から出力される。
信号発生器７の出力の一定時間間隔のクロックでアナロ
グ信号に変換され、時間軸変動の補正された信号として
端子１１から出力される。
以上のように本実施例によれば、一定ρ時間間隔のクロ
ックで標本化した信号から、時間軸変動を検出し、同一
のクロック上で補間手段を用いて時間軸変動を補正する
ことができる。
ックで標本化した信号から、時間軸変動を検出し、同一
のクロック上で補間手段を用いて時間軸変動を補正する
ことができる。
発明の効果
以上のように本発明は、一定の時間間隔のクロック上で
時間軸変動が補正された信号を得ることができるので、
ＤＡ変換器の前に他のディジタル信号処理系が入っても
なんら不都合が生じず、精度のよい信号処理を行うこと
ができ、その実用的効果は大きい。
時間軸変動が補正された信号を得ることができるので、
ＤＡ変換器の前に他のディジタル信号処理系が入っても
なんら不都合が生じず、精度のよい信号処理を行うこと
ができ、その実用的効果は大きい。
【図面の簡単な説明】
４
第１図は本発明の第１の実施例における時間軸補正装置
のブロック図、第２図は同実施例における補間手段のブ
ロック図、第３図は同実施例における時間軸誤差検出手
段の一例を示すブロック図、は従来の時間軸補正装置の
ブロック図、第７図はベロシティ−エラーの波形図であ
る。 ２・・・ＡＤ変換器、 ３・・・メモリ、 ５・・
・書込制御回路、 ６・・・時間軸誤差検出手段、
３７〜４０・・・乗算器、 ６３・・・加算器、
５２・・・時間軸誤差演算回路、 ５４・・・ベロ
シティ−エラー検出器。
のブロック図、第２図は同実施例における補間手段のブ
ロック図、第３図は同実施例における時間軸誤差検出手
段の一例を示すブロック図、は従来の時間軸補正装置の
ブロック図、第７図はベロシティ−エラーの波形図であ
る。 ２・・・ＡＤ変換器、 ３・・・メモリ、 ５・・
・書込制御回路、 ６・・・時間軸誤差検出手段、
３７〜４０・・・乗算器、 ６３・・・加算器、
５２・・・時間軸誤差演算回路、 ５４・・・ベロ
シティ−エラー検出器。
Claims (4)
- （１）入力信号を一定の時間間隔で標本化しディジタル
信号に変換するＡＤ変換器と、 前記ＡＤ変換器によって得られたディジタル信号を一時
蓄える複数のラインメモリの従続から成るメモリと、 前記ＡＤ変換器によって得られたディジタル信号中の同
期信号が検出される都度、前記メモリの内部構成要素の
ラインメモリの先頭番地より書き込みが始まるよう制御
する書込制御回路と、前記ＡＤ変換器によって得たディ
ジタル信号の時間軸誤差を検出し時間軸誤差情報として
出力する時間軸誤差検出手段と、 前記メモリの出力のディジタル信号から時間軸誤差情報
に基づいて信号振幅を補間して基準の時間軸を有するデ
ィジタル信号を得る補間手段と、前記補間手段の出力信
号を一定の時間間隔でアナログ信号に変換するＤＡ変換
器とを備えた時間軸補正装置。 - （２）補間手段は、この補間手段の入力信号を遅延して
連続する複数の標本点における標本値を得る遅延手段と
、前記複数の標本点における標本値から所定の数の標本
値を時間軸誤差検出手段からの時間軸誤差情報に基づい
て選択して出力する選択手段と、前記選択された所定の
数の標本値に前記時間軸誤差検出手段からの時間軸誤差
情報に基づいた係数をそれぞれ乗する複数の乗算手段と
、前記複数の乗算手段の出力を加算してこの補間手段の
補間出力を得る加算手段とを備えた請求項１記載の時間
軸補正装置。 - （３）時間軸誤差検出手段は、ディジタル信号中のカラ
ーバースト信号の位相を演算処理により求め一標本化時
間間隔より小さい時間軸誤差として出力する時間軸誤差
演算回路と、この時間軸誤差演算回路の出力を用いて基
準の１水平走査時間に対する誤差を求めるベロシティー
エラー検出器と、前記時間軸誤差演算回路の出力と前記
ベロシティーエラー検出器の出力とを用いて一標本化時
間ごとの時間軸誤差を求める演算手段とを備えた請求項
１記載の時間軸補正装置。 - （４）時間軸誤差検出手段は、ディジタル信号中の水平
同期信号の一標本化時間間隔より小さい時間軸誤差を演
算処理により求めて出力する時間軸誤差演算回路と、こ
の時間軸誤差演算回路の出力を用いて基準の１水平走査
時間に対する誤差を求めるベロシティーエラー検出器と
、前記時間軸誤差演算回路の出力と前記ベロシティーエ
ラー検出器の出力とを用いて一標本化時間ごとの時間軸
誤差を求める演算手段とを備えた請求項１記載の時間軸
補正装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073028A JP2785426B2 (ja) | 1990-03-22 | 1990-03-22 | 時間軸補正装置 |
| US07/670,580 US5260839A (en) | 1990-03-22 | 1991-03-18 | Time base corrector |
| DE69119284T DE69119284T2 (de) | 1990-03-22 | 1991-03-20 | Zeitbasiskorrigierer |
| EP91302447A EP0449501B1 (en) | 1990-03-22 | 1991-03-20 | Time base corrector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073028A JP2785426B2 (ja) | 1990-03-22 | 1990-03-22 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03273782A true JPH03273782A (ja) | 1991-12-04 |
| JP2785426B2 JP2785426B2 (ja) | 1998-08-13 |
Family
ID=13506483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073028A Expired - Fee Related JP2785426B2 (ja) | 1990-03-22 | 1990-03-22 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785426B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169592A (ja) * | 1986-01-21 | 1987-07-25 | Sony Corp | サンプリング信号位相補正装置 |
-
1990
- 1990-03-22 JP JP2073028A patent/JP2785426B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169592A (ja) * | 1986-01-21 | 1987-07-25 | Sony Corp | サンプリング信号位相補正装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785426B2 (ja) | 1998-08-13 |
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